JP2004343395A - パルス幅変調回路 - Google Patents
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Abstract
【課題】回路規模を大きくすることなしにパルス幅の分解能を上げて、高精度なパルス幅変調を可能とするパルス幅変調回路を提供する。
【解決手段】差動バッファＢＦ１〜ＢＦ８の出力端子から双対する発振信号を出力するリングオシレータ１と、８ビットのディジタル信号の下位４ビットによりリングオシレータ１の１６個の発振信号のいずれか一つを選択するセレクタ２と、差動バッファから出力される発振信号を上位４ビットのディジタル信号の最大値カウントごとにパルスを出力するカウンタ３と、カウンタ３のパルスの立上りを検出してセットパルスを出力する立上り検出回路８と、上位４ビットのディジタル信号に応じたカウントをしてさらに選択された発振信号が出力された後、パルス出力を出すカウンタ４と、カウンタ４のパルス出力の立上りを検出してリセットパルスを出力する立上り検出回路９と、フリップフロップ１０とを備えている。
【選択図】 図１
【解決手段】差動バッファＢＦ１〜ＢＦ８の出力端子から双対する発振信号を出力するリングオシレータ１と、８ビットのディジタル信号の下位４ビットによりリングオシレータ１の１６個の発振信号のいずれか一つを選択するセレクタ２と、差動バッファから出力される発振信号を上位４ビットのディジタル信号の最大値カウントごとにパルスを出力するカウンタ３と、カウンタ３のパルスの立上りを検出してセットパルスを出力する立上り検出回路８と、上位４ビットのディジタル信号に応じたカウントをしてさらに選択された発振信号が出力された後、パルス出力を出すカウンタ４と、カウンタ４のパルス出力の立上りを検出してリセットパルスを出力する立上り検出回路９と、フリップフロップ１０とを備えている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、ｍ（ｍは２以上の整数）ビットのディジタル信号に応じて、パルス幅を調整するパルス幅変調回路に関し、特に、インバータの遅延誤差をなくして高精度なパルス幅変調信号を実現したパルス幅変調回路に関する。
【０００２】
【従来の技術】
図７は、従来のパルス幅変調（ＰＷＭ変調）方式（例えば特許文献１）による回路構成の一例を示すブロック図である。
【０００３】
図７のパルス幅変調回路は、２５６（＝２８）個のバッファＢＦ１〜ＢＦ２５６と１個のインバータＩＮＶとを直列に接続したリングオシレータ１０１と、リングオシレータ１０１を構成する各バッファＢＦ１〜ＢＦ２５６の出力端子と接続され、それらの遅延入力の１つを選択して出力するセレクタ１０２と、セレクタ１０２における入出力遅延時間と同じ遅延時間を入出力信号間で発生させる遅延回路１０３と、リングオシレータ１０１の出力信号の立上り、立下りのタイミングを検出する状変検出回路１０４と、セレクタ１０２の出力信号ＳＥＬＯＵＴの立上り、立下りのタイミングを検出する状変検出回路１０５と、それぞれ状変検出回路１０４，１０５に接続したセットリセット回路（ＲＳフリップフロップ）１０６とによって構成されている。このパルス幅変調（ＰＷＭ変調）回路は、８ビットのディジタル信号Ｓ１〜Ｓ８に応じて可変パルス幅のＰＷＭ信号を出力する例である。
【０００４】
図８は、パルス幅変調回路の動作を説明するためのタイミング図である。
リングオシレータ１０１を構成するバッファＢＦ１〜ＢＦ２５６は、ノンインバーティングタイプのバッファであって、実際は偶数段のインバータなどを用いて構成する。リングオシレータ１０１では、その最終段のバッファＢＦ２５６の出力端子をインバータＩＮＶに接続し、インバータＩＮＶの出力信号が初段のバッファＢＦ１の入力信号となっている。このリングオシレータ１０１の発振周期Ｔは、バッファＢＦ１〜ＢＦ２５６の遅延時間ｔ１（ｎｓ）とインバータＩＮＶの遅延時間ｔ２（ｎｓ）とにより決定される。一般に、リングオシレータ１０１を複数のバッファ（ｎ段）を縦続接続して構成した場合には、その発振周期Ｔは次の式（１）に示すような関係となる。
【０００５】
【数１】
Ｔ＝（ｎ×ｔ１＋ｔ２）×２（ｎｓ） …（１）
上述したパルス幅変調回路の場合には、２５６段のバッファＢＦ１〜ＢＦ２５６が接続されているので、リングオシレータ１０１の発振周期Ｔは、
【０００６】
【数２】
Ｔ＝（２５６×ｔ１＋ｔ２）×２（ｎｓ） …（２）
となる。セレクタ１０２には、その入力端子Ｄ１〜Ｄ２５５，Ｄ０にリングオシレータ１０１の各バッファＢＦ１〜ＢＦ２５６の出力端子が接続されるとともに、８ビットのディジタル信号Ｓ１〜Ｓ８が入力している。このセレクタ１０２では、８ビットのディジタル信号Ｓ１〜Ｓ８の論理値に基づいて、入力端子Ｄ１〜Ｄ２５６への入力信号の１つを選択し、それを選択信号ＳＥＬＯＵＴとして状変検出回路１０５に出力している。
【０００７】
図９は、パルス幅変調回路におけるセレクタの機能を説明するための図である。図７のパルス幅変調回路では、入力端子Ｄ０〜Ｄ２５５のそれぞれにリングオシレータ１０１から入力する２８＝２５６個のいずれかひとつが８ビットのディジタル信号Ｓ１〜Ｓ８に応じて選択され、選択信号ＳＥＬＯＵＴが状変検出回路１０５に出力される。セレクタ１０２において、このディジタル信号Ｓ１〜Ｓ８によって選択される選択信号ＳＥＬＯＵＴの番号をｎとすると、以下の論理式（３）で選択されるｎの値により、状変検出回路１０５に入力する選択信号ＳＥＬＯＵＴが決定される。
【０００８】
【数３】
ｎ＝Ｓ８×２７＋Ｓ７×２６＋Ｓ６×２５
＋Ｓ５×２４＋Ｓ４×２３＋Ｓ３×２２＋Ｓ２×２＋Ｓ１…（３）
例えば、セレクタ１０２にディジタル信号が（Ｓ８，Ｓ７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（０，０，０，０，１，１，０，１）のように入力した場合には、入力端子Ｄ１３に入力した信号が選択信号ＳＥＬＯＵＴとなる。また、ディジタル信号が（Ｓ８，Ｓ７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（１，１，１，１，１，１，１，１）であれば、入力端子Ｄ２５５に入力した信号が選択信号ＳＥＬＯＵＴとなる。
【０００９】
図１０は、状変検出回路の一例を示すブロック図、図１１は、状変検出回路の動作を示すタイミング図である。
状変検出回路１０４，１０５では、いずれも発振周期Ｔで出力するリングオシレータ１０１からの信号が入力信号Ａとなっており、遅延回路１１１により時間ｔｄ（ｎｓ）だけ遅れた信号Ｂが形成される。これらの信号Ａ，Ｂは、それぞれ排他的論理和（ＥＸＯＲ）回路１１２に入力し、そこで論理和演算された演算結果が、状変検出回路１０４，１０５から信号Ｃとして出力される。すなわち、この排他的論理和（ＥＸＯＲ）回路１１２から出力される信号Ｃは、入力信号Ａの立上りと立下りに応じてパルス幅ｔｄ（ｎｓ）で２つのパルスを出力することにより、それぞれ入力信号Ａの立上りと立下りのタイミングを検出できる。
【００１０】
さらに、図７に示した従来のパルス幅変調回路の動作を、図８のタイミング図を用いて説明する。
リングオシレータ１０１は、周期Ｔ／２（ｎｓ）でハイレベルとローレベルを交互に繰り返して発振する。このリングオシレータ１０１を構成するインバータＩＮＶの出力信号は、セレクタ１０２の入力端子Ｄ０への入力信号と、遅延回路１０３を介して状変検出回路１０４の入力信号となる。状変検出回路１０４では、その発振信号の立上りと立下りを検出しパルス信号を出力する。このパルス信号は、周期Ｔ／２（ｎｓ）ごとに繰り返し出力され、フリップフロップ１０６のセット入力Ｓとなる。
【００１１】
例えば、ディジタル信号が（Ｓ８，Ｓ７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（０，０，０，０，１，１，０，１）のようにセレクタ１０２に入力した場合、セレクタ１０２では入力端子Ｄ１３への信号が選択されるから、リングオシレータ１０１のバッファＢＦ１３の出力信号が選択信号ＳＥＬＯＵＴとなる。状変検出回路１０５では、選択信号ＳＥＬＯＵＴの立上りと立下りを検出しパルス信号を出力する。このパルス信号は、状変検出回路１０４の出力パルスに対し１３段のバッファ遅延時間分、すなわち１３×ｔ１（ｎｓ）だけ遅れて出力され、フリップフロップ１０６のリセット入力Ｒとなる。
【００１２】
フリップフロップ１０６は、状変検出回路１０４から出力されるパルス信号によりセットされ、状変検出回路１０５から出力されるパルス信号によりリセットされる。その結果、フリップフロップ１０６の出力信号Ｑとして、１３段のバッファ遅延分の時間幅１３×ｔ１（ｎｓ）を有するパルス信号が周期Ｔ／２ごとに出力される。
【００１３】
ここで、一般に出力信号Ｑのパルス幅Ｔｎと８ビットのディジタル信号Ｓ１〜Ｓ８との関係は、以下の式（４）のようになる。変数ｎは、上述した式（３）により決定される。
【００１４】
【数４】
Ｔｎ＝ｎ×ｔ１（ｎｓ） …（４）
このように、図７のパルス幅変調回路では、フリップフロップ１０６の出力信号Ｑとして、８ビットのディジタル信号Ｓ１〜Ｓ８に応じたパルス幅ＴｎのＰＷＭ信号が出力できる。
【００１５】
【特許文献１】
特開２０００−２３２３４６号公報
【００１６】
【発明が解決しようとする課題】
従来のパルス幅変調回路では、リングオシレータ１０１を発振させるために、所定の遅延時間ｔ１（ｎｓ）を発生するためのバッファＢＦ１〜ＢＦ２５６以外に、インバータＩＮＶを必要としているから、そのインバータＩＮＶでの遅延時間が発振周期の誤差をもたらす。そのため、高精度なパルス幅変調を実現することを難しくしている。
【００１７】
また、ディジタル信号Ｓ１〜Ｓ８により決定されるパルス幅の分解能を高くするためには、ディジタル信号の本数ｎに対応して、２ｎ段のバッファを必要とするために、パルス幅変調回路の規模が大きくなってしまうという問題があった。
【００１８】
この発明の目的は、回路規模を大きくすることなしにパルス幅の分解能を上げて、高精度なパルス幅変調を可能とするパルス幅変調回路を提供することにある。
【００１９】
【課題を解決するための手段】
この発明は、上記目的を達成するために、ｍ（ｍは２以上の整数）ビットのディジタル信号に応じて、パルス幅を調整するパルス幅変調回路が提供される。このパルス幅変調回路は、ｎ（ｎは２以上の整数）個のリング状に縦続接続された差動バッファＢＦ１〜ＢＦ８を有し、それぞれの差動バッファの出力端子から互いに位相の異なる双対する発振信号を出力する発振信号生成手段と、ｍビットのディジタル信号の下位ｓビット（ｓ＜ｍ）により、前記発振信号生成手段の２ｎ個の発振信号のいずれか一つを選択する信号選択手段と、前記発振信号生成手段の特定の発振信号に基づいてセット信号を出力するとともに、ｍビットのディジタル信号のうち、上位（ｍ−ｓ）ビットに対応するカウント数のタイミングでパルス信号を出力し、前記信号選択手段で選択された発振信号と前記パルス信号との間で論理積演算を行うことによりリセット信号を出力するパルス生成手段とから構成される。
【００２０】
この発明のパルス幅変調回路では、ｍビットの分解能を有するパルス幅でパルス幅変調信号を生成することができる。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
図１は、この発明の実施の形態に係るパルス幅変調回路を示すブロック図である。ここでは、図７の従来回路に対応する８ビットのディジタル信号Ｓ１〜Ｓ８に応じたパルス幅でＰＷＭ信号を出力する例を示している。
【００２２】
リングオシレータ１は、８個の差動バッファＤＢＦ１〜ＤＢＦ８が縦続接続され、最終段の差動バッファＤＢＦ８では一対の出力端子がそれぞれ初段の差動バッファＤＢＦ１の一対の入力端子に反転信号を供給するように接続され、発振信号出力手段を構成する。セレクタ２は、リングオシレータ１の各差動バッファＤＢＦ１〜ＤＢＦ８の出力端子から位相の異なる双対する発振信号が入力端子Ｄ０〜Ｄ１５に供給され、ディジタル信号Ｓ１〜Ｓ４により選択された発振信号を選択信号ＳＥＬＯＵＴとして出力する選択手段を構成する。
【００２３】
また、パルス生成手段は、リングオシレータ１の発振信号により４ビットのカウントを繰り返すカウンタ３、ディジタル信号Ｓ５〜Ｓ８をロードして、カウントダウンするカウンタ４、カウンタ３の出力信号ＣＡ〜ＣＤの論理積条件をとるＡＮＤゲート５，６、カウンタ４の出力信号ＱＡ〜ＱＤとセレクタ２の選択信号ＳＥＬＯＵＴとの論理積条件をとるＡＮＤゲート７、ＡＮＤゲート５の出力信号の立上りタイミングを検出して、パルス信号を出力する立上り検出回路８、ＡＮＤゲート７の出力信号の立上りタイミングを検出して、パルス信号を出力する立上り検出回路９、及びセットリセット回路（ＲＳフリップフロップ）１０によって構成される。
【００２４】
図２は、１段分の差動バッファの構成を示す回路図である。一対の入力端子１１，１２は、それぞれＦＥＴ１３，１４のゲート端子と接続され、入力信号ＩＮ，ＩＮ＿Ｂが入力する。ＦＥＴ１３，１４は、電源ＶＣＣと接地間でそれぞれＦＥＴ１５，１６と直列に接続され、ＦＥＴ１３，１５の接続点にはＦＥＴ１６のゲート端子が接続され、ＦＥＴ１４，１６の接続点にはＦＥＴ１５のゲート端子が接続される。一対の出力端子１７，１８は、それぞれＦＥＴ１３，１５の接続点、及びＦＥＴ１４，１６の接続点と接続され、そこから出力信号ＯＵＴ，ＯＵＴ＿Ｂが出力する。このような一対の入出力端子を備えたバッファ回路として、１段分の差動バッファＤＢＦｎ（ｎ＝１〜８）が構成される。
【００２５】
リングオシレータ１では、縦続接続された８段の差動バッファＤＢＦ１〜ＤＢＦ８のうち、初段の差動バッファＤＢＦ１から最終段の差動バッファＤＢＦ８までの縦続接続では、それぞれ信号論理が反転しないように接続されている。一方で、最終段の差動バッファＤＢＦ８の出力端子は、初段の差動バッファＤＢＦ１の入力端子にその信号論理が反転するように接続する。そのため、各段での出力信号はリングオシレータ１を１周すると反転し、２周目で同一論理となる。したがって、各差動バッファＤＢＦ１〜ＤＢＦ８での遅延時間をｔ１（ｎｓ）とすれば、差動バッファＤＢＦｎを複数（ｎ段）縦続接続することにより、リングオシレータ１の発振周期Ｔ１は、
【００２６】
【数５】
Ｔ１＝２×ｎ×ｔ１（ｎｓ） …（５）
となる。図１の回路構成では、差動バッファＤＢＦｎは８段となっているので、リングオシレータ１の発振周期Ｔ１は、
【００２７】
【数６】
Ｔ１＝１６×ｔ１（ｎｓ） …（６）
となる。
【００２８】
図３は、図１のパルス幅変調回路におけるセレクタの機能を説明するための図である。
図１のパルス幅変調回路では、リングオシレータ１の各差動バッファＤＢＦ１〜ＤＢＦ８からの双対する出力信号ＯＵＴ，ＯＵＴ＿Ｂが、セレクタ２の入力端子Ｄ０〜Ｄ１５へ供給される。セレクタ２では、４ビットのディジタル信号Ｓ１〜Ｓ４に基づいて、入力端子Ｄ０〜Ｄ１５に入力した出力信号ＯＵＴ，ＯＵＴ＿Ｂのいずれか１つを選択して、選択信号ＳＥＬＯＵＴを出力する。すなわち、リングオシレータ１から入力する２４＝１６個のいずれかひとつが、ディジタル信号Ｓ１〜Ｓ４により選択され、それが選択信号ＳＥＬＯＵＴとしてＡＮＤゲート７に出力される。ここで選択される選択信号ＳＥＬＯＵＴの番号をｎとすると、以下の論理式（７）で選択されるｎの値により、ＡＮＤゲート７に入力する選択信号ＳＥＬＯＵＴが決定される。
【００２９】
【数７】
ｎ＝Ｓ４×２３＋Ｓ３×２２＋Ｓ２×２＋Ｓ１ …（７）
例えば、セレクタ２にディジタル信号が（Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（１，１，０，０）のように入力した場合、入力端子Ｄ１２に入力した信号が選択信号ＳＥＬＯＵＴとなる。また、ディジタル信号が（Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（１，１，１，１）であれば、入力端子Ｄ１５に入力した信号が選択信号ＳＥＬＯＵＴとなる。
【００３０】
リングオシレータ１の差動バッファＤＢＦ１〜ＤＢＦ８のうち、最終段の差動バッファＤＢＦ８の出力信号ＯＵＴ，ＯＵＴ＿Ｂのひとつ（図１では、出力信号ＯＵＴ）が、セレクタ２の入力端子Ｄ０とカウンタ３，４のＣＬＫ入力端子へ供給される。
【００３１】
４ビットのカウンタ３は、最終段の差動バッファＤＢＦ８の出力信号ＯＵＴをクロック信号ＣＬＫとして、４ビットのカウンタ値を繰り返しカウントダウンする（１５→１４→……→１→０→１５→１４→…）。４ビットのカウント値は、下位ビットから順に出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤにそれぞれ出力される。
【００３２】
このカウンタ３は、出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤがそれぞれＡＮＤゲート５とＡＮＤゲート６の入力端子と接続される。したがって、カウンタ３の出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤの信号がすべてＨＩＧＨとなるカウント値になるとき、ＡＮＤゲート５からＨＩＧＨの信号が立上り検出回路８に出力される。また、カウンタ３の出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤの信号がすべてＬＯＷとなるカウント値になるとき、ＡＮＤゲート６からＨＩＧＨの信号がカウンタ４へのＬＯＡＤ信号として出力される。
【００３３】
４ビットのカウンタ４は、カウンタ３とは異なり、ＬＯＡＤ信号の入力端子を備えており、ＬＯＡＤ信号がＨＩＧＨになるとともにクロック信号ＣＬＫが立上がるとき、入力端子Ａ〜Ｄへのディジタル信号Ｓ５〜Ｓ８が出力端子ＱＡ，ＱＢ，ＱＣ，ＱＤにセットされる。また、ＬＯＡＤ信号がＬＯＷになったときには、クロック信号ＣＬＫが立上るたびにカウントダウンする。
【００３４】
ＡＮＤゲート６の出力信号は、カウンタ４にＬＯＡＤ信号として供給される。したがって、このカウンタ４は、カウンタ３の出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤの信号がすべてＬＯＷとなるカウント値で、ＬＯＡＤ信号がＨＩＧＨとなって、そのクロック信号ＣＬＫの立上りタイミングで、入力端子Ａ〜Ｄに供給された４ビットのディジタル信号Ｓ５〜Ｓ８が出力端子ＱＡ，ＱＢ，ＱＣ，ＱＤにセットされる。また、ＬＯＡＤ信号がＬＯＷとなるときは、カウンタ３と同様に、最終段の差動バッファＤＢＦ８の出力信号ＯＵＴをクロック信号ＣＬＫとして、４ビットのカウンタ値を繰り返しカウントダウンする。
【００３５】
ＡＮＤゲート７は、カウンタ４の出力端子ＱＡ，ＱＢ，ＱＣ，ＱＤがすべてＬＯＷ、すなわちそのカウント値が０になるとき、セレクタ２の選択信号ＳＥＬＯＵＴがＨＩＧＨとなるタイミングで、出力信号をＨＩＧＨとして立上り検出回路９に出力する。
【００３６】
ＡＮＤゲート５とＡＮＤゲート７の出力信号は、それぞれ立上り検出回路８，９において立上りタイミングが検出され、そこで生成されるパルス信号がそれぞれフリップフロップ１０のセット入力Ｓとリセット入力Ｒとなる。
【００３７】
図４は、立上り検出回路の一例を示すブロック図であり、図５は、立上り検出回路の動作を示すタイミング図である。立上り検出回路８，９は、いずれも遅延回路２１、インバータ回路２２、及びＡＮＤ（論理積）回路２３から構成される。立上り検出回路８，９の入力信号Ａは、遅延回路２１とＡＮＤ回路２３にそれぞれ入力され、遅延回路２１ではｔｄ（ｎｓ）だけ遅れた信号Ｂとなってインバータ回路２２に出力される。その結果、ＡＮＤ回路２３では入力信号Ａと反転した信号Ｂとが論理積演算された信号Ｃを出力する。この信号Ｃは、入力信号Ａの立上りタイミングを検出して、パルス幅ｔｄ（ｎｓ）のパルスを出力する。
【００３８】
図６は、パルス幅変調回路の動作を説明するためのタイミング図である。ＰＷＭ信号のパルス幅を決定するディジタル信号が、例えば３Ｃｈ（Ｓ８，Ｓ７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（０，０，１，１，１，１，０，０）として入力された場合の動作を、図６のタイムチャートを用いて説明する。ここで、ｈは「３Ｃ」が１６進数であることを示している。
【００３９】
リングオシレータ１は、発振周期Ｔ１（ｎｓ）で繰り返し発振する発振信号を生成する。リングオシレータ１の差動バッファＤＢＦ８では、一方の出力信号ＯＵＴがセレクタ２の入力端子Ｄ０とカウンタ３，４のクロック信号ＣＬＫとなる。ディジタル信号３Ｃｈが（Ｓ８，Ｓ７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（０，０，１，１，１，１，０，０）の場合には、最終段の差動バッファＤＢＦ８の出力信号ＯＵＴは、各段の差動バッファＤＢＦ１〜ＤＢＦ８を１２回通ることにより、遅延時間ｔｌ×１２（ｎｓ）だけ遅延された出力信号となるが、セレクタ２では、これに対応する入力端子Ｄ１２が選択されて、選択信号ＳＥＬＯＵＴとして出力される。カウンタ３は、クロック信号ＣＬＫでカウントダウンを繰り返し、出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤの信号が全てＨＩＧＨとなるカウント値が１５に変わるタイミングで、ＡＮＤゲート５からパルス信号が発生するから、それが立上り検出回路８において検出されて、フリップフロップ１０のセット入力Ｓとして出力される。したがって、このタイミングでフリップフロップ１０のＰＷＭ信号をＨＩＧＨにセツトする。また、カウンタ３の出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤがすべてＬＯＷとなり、クロック信号ＣＬＫが立上るタイミングで、カウンタ４には、４ビットのディジタル信号Ｓ５〜Ｓ８のディジタル値３が出力端子ＱＡ，ＱＢ，ＱＣ，ＱＤにセットされ、最終段の差動バッファＤＢＦ８の出力信号ＯＵＴがクロック信号ＣＬＫとなってカウントダウンを開始する。
【００４０】
クロック信号ＣＬＫの３周期後であるＴ１×３（ｎｓ）後に、カウンタ４のカウント値は０となる。そこで、カウンタ４の出力端子ＱＡ，ＱＢ，ＱＣ，ＱＤからの信号とセレクタ２の選択信号ＳＥＬＯＵＴとがＡＮＤゲート７に入力され、その論理積をとった出力信号が立上り検出回路９によりリセット入力Ｒにパルス信号を出力するから、フリップフロップ１０がリセットされて、ＰＷＭ信号がＬＯＷに反転する。
【００４１】
ここで、フリップフロップ１０をセット状態にするセット入力Ｓが発生してから、リセット入力Ｒが発生するまでの遅延時間Ｔｄは、
【００４２】
【数８】
Ｔｄ＝Ｔ１×３＋ｔ１×１２（ｎｓ） …（８）
となる。いま、Ｔ１＝ｔ１×１６であるから、
【００４３】
【数９】
Ｔｄ＝６０×ｔ１＝３Ｃｈ×ｔ１（ｎｓ） …（９）
となる。
【００４４】
このようにディジタル信号Ｓ１〜Ｓ８＝３Ｃｈは、立上り検出回路８でのセットパルスＳの発生から、立上り検出回路９でのリセットパルスＲの発生までの遅延時間との間で一定の関係が保持される。したがって、８ビットのディジタル信号Ｓ１〜Ｓ８に応じてＰＷＭ信号のパルス幅の調整を精度良く行うことができる。
【００４５】
【発明の効果】
以上に説明したように、この発明のパルス幅変調回路によれば、差動バッファによりリングオシレータを構成するようにしたので、従来方式での回路構成に必要としていたインバータを不要とするから、遅延時間の生成を高精度に設定制御することができる。また、カウンタと組合わせることにより、リングオシレータのみで構成するものより高ビットディジタルＰＷＭ信号発生回路の規模を小さくすることが実現できる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係るパルス幅変調回路を示すブロック図である。
【図２】１段分の差動バッファの構成を示す回路図である。
【図３】図１のパルス幅変調回路におけるセレクタの機能を説明するための図である。
【図４】立上り検出回路の一例を示すブロック図である。
【図５】立上り検出回路の動作を示すタイミング図である。
【図６】図１のパルス幅変調回路の動作を説明するためのタイミング図である。
【図７】従来のパルス幅変調（ＰＷＭ変調）方式による回路構成の一例を示すブロック図である。
【図８】パルス幅変調回路の動作を説明するためのタイミング図である。
【図９】パルス幅変調回路におけるセレクタの機能を説明するための図である。
【図１０】状変検出回路の一例を示すブロック図である。
【図１１】状変検出回路の動作を示すタイミング図である。
【符号の説明】
１ リングオシレータ
２ セレクタ
３，４ カウンタ
５，６，７ ＡＮＤゲート
８，９ 立上り検出回路
１０ フリップフロップ
ＤＢＦ１〜ＤＢＦ８ 差動バッファ
【発明の属する技術分野】
この発明は、ｍ（ｍは２以上の整数）ビットのディジタル信号に応じて、パルス幅を調整するパルス幅変調回路に関し、特に、インバータの遅延誤差をなくして高精度なパルス幅変調信号を実現したパルス幅変調回路に関する。
【０００２】
【従来の技術】
図７は、従来のパルス幅変調（ＰＷＭ変調）方式（例えば特許文献１）による回路構成の一例を示すブロック図である。
【０００３】
図７のパルス幅変調回路は、２５６（＝２８）個のバッファＢＦ１〜ＢＦ２５６と１個のインバータＩＮＶとを直列に接続したリングオシレータ１０１と、リングオシレータ１０１を構成する各バッファＢＦ１〜ＢＦ２５６の出力端子と接続され、それらの遅延入力の１つを選択して出力するセレクタ１０２と、セレクタ１０２における入出力遅延時間と同じ遅延時間を入出力信号間で発生させる遅延回路１０３と、リングオシレータ１０１の出力信号の立上り、立下りのタイミングを検出する状変検出回路１０４と、セレクタ１０２の出力信号ＳＥＬＯＵＴの立上り、立下りのタイミングを検出する状変検出回路１０５と、それぞれ状変検出回路１０４，１０５に接続したセットリセット回路（ＲＳフリップフロップ）１０６とによって構成されている。このパルス幅変調（ＰＷＭ変調）回路は、８ビットのディジタル信号Ｓ１〜Ｓ８に応じて可変パルス幅のＰＷＭ信号を出力する例である。
【０００４】
図８は、パルス幅変調回路の動作を説明するためのタイミング図である。
リングオシレータ１０１を構成するバッファＢＦ１〜ＢＦ２５６は、ノンインバーティングタイプのバッファであって、実際は偶数段のインバータなどを用いて構成する。リングオシレータ１０１では、その最終段のバッファＢＦ２５６の出力端子をインバータＩＮＶに接続し、インバータＩＮＶの出力信号が初段のバッファＢＦ１の入力信号となっている。このリングオシレータ１０１の発振周期Ｔは、バッファＢＦ１〜ＢＦ２５６の遅延時間ｔ１（ｎｓ）とインバータＩＮＶの遅延時間ｔ２（ｎｓ）とにより決定される。一般に、リングオシレータ１０１を複数のバッファ（ｎ段）を縦続接続して構成した場合には、その発振周期Ｔは次の式（１）に示すような関係となる。
【０００５】
【数１】
Ｔ＝（ｎ×ｔ１＋ｔ２）×２（ｎｓ） …（１）
上述したパルス幅変調回路の場合には、２５６段のバッファＢＦ１〜ＢＦ２５６が接続されているので、リングオシレータ１０１の発振周期Ｔは、
【０００６】
【数２】
Ｔ＝（２５６×ｔ１＋ｔ２）×２（ｎｓ） …（２）
となる。セレクタ１０２には、その入力端子Ｄ１〜Ｄ２５５，Ｄ０にリングオシレータ１０１の各バッファＢＦ１〜ＢＦ２５６の出力端子が接続されるとともに、８ビットのディジタル信号Ｓ１〜Ｓ８が入力している。このセレクタ１０２では、８ビットのディジタル信号Ｓ１〜Ｓ８の論理値に基づいて、入力端子Ｄ１〜Ｄ２５６への入力信号の１つを選択し、それを選択信号ＳＥＬＯＵＴとして状変検出回路１０５に出力している。
【０００７】
図９は、パルス幅変調回路におけるセレクタの機能を説明するための図である。図７のパルス幅変調回路では、入力端子Ｄ０〜Ｄ２５５のそれぞれにリングオシレータ１０１から入力する２８＝２５６個のいずれかひとつが８ビットのディジタル信号Ｓ１〜Ｓ８に応じて選択され、選択信号ＳＥＬＯＵＴが状変検出回路１０５に出力される。セレクタ１０２において、このディジタル信号Ｓ１〜Ｓ８によって選択される選択信号ＳＥＬＯＵＴの番号をｎとすると、以下の論理式（３）で選択されるｎの値により、状変検出回路１０５に入力する選択信号ＳＥＬＯＵＴが決定される。
【０００８】
【数３】
ｎ＝Ｓ８×２７＋Ｓ７×２６＋Ｓ６×２５
＋Ｓ５×２４＋Ｓ４×２３＋Ｓ３×２２＋Ｓ２×２＋Ｓ１…（３）
例えば、セレクタ１０２にディジタル信号が（Ｓ８，Ｓ７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（０，０，０，０，１，１，０，１）のように入力した場合には、入力端子Ｄ１３に入力した信号が選択信号ＳＥＬＯＵＴとなる。また、ディジタル信号が（Ｓ８，Ｓ７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（１，１，１，１，１，１，１，１）であれば、入力端子Ｄ２５５に入力した信号が選択信号ＳＥＬＯＵＴとなる。
【０００９】
図１０は、状変検出回路の一例を示すブロック図、図１１は、状変検出回路の動作を示すタイミング図である。
状変検出回路１０４，１０５では、いずれも発振周期Ｔで出力するリングオシレータ１０１からの信号が入力信号Ａとなっており、遅延回路１１１により時間ｔｄ（ｎｓ）だけ遅れた信号Ｂが形成される。これらの信号Ａ，Ｂは、それぞれ排他的論理和（ＥＸＯＲ）回路１１２に入力し、そこで論理和演算された演算結果が、状変検出回路１０４，１０５から信号Ｃとして出力される。すなわち、この排他的論理和（ＥＸＯＲ）回路１１２から出力される信号Ｃは、入力信号Ａの立上りと立下りに応じてパルス幅ｔｄ（ｎｓ）で２つのパルスを出力することにより、それぞれ入力信号Ａの立上りと立下りのタイミングを検出できる。
【００１０】
さらに、図７に示した従来のパルス幅変調回路の動作を、図８のタイミング図を用いて説明する。
リングオシレータ１０１は、周期Ｔ／２（ｎｓ）でハイレベルとローレベルを交互に繰り返して発振する。このリングオシレータ１０１を構成するインバータＩＮＶの出力信号は、セレクタ１０２の入力端子Ｄ０への入力信号と、遅延回路１０３を介して状変検出回路１０４の入力信号となる。状変検出回路１０４では、その発振信号の立上りと立下りを検出しパルス信号を出力する。このパルス信号は、周期Ｔ／２（ｎｓ）ごとに繰り返し出力され、フリップフロップ１０６のセット入力Ｓとなる。
【００１１】
例えば、ディジタル信号が（Ｓ８，Ｓ７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（０，０，０，０，１，１，０，１）のようにセレクタ１０２に入力した場合、セレクタ１０２では入力端子Ｄ１３への信号が選択されるから、リングオシレータ１０１のバッファＢＦ１３の出力信号が選択信号ＳＥＬＯＵＴとなる。状変検出回路１０５では、選択信号ＳＥＬＯＵＴの立上りと立下りを検出しパルス信号を出力する。このパルス信号は、状変検出回路１０４の出力パルスに対し１３段のバッファ遅延時間分、すなわち１３×ｔ１（ｎｓ）だけ遅れて出力され、フリップフロップ１０６のリセット入力Ｒとなる。
【００１２】
フリップフロップ１０６は、状変検出回路１０４から出力されるパルス信号によりセットされ、状変検出回路１０５から出力されるパルス信号によりリセットされる。その結果、フリップフロップ１０６の出力信号Ｑとして、１３段のバッファ遅延分の時間幅１３×ｔ１（ｎｓ）を有するパルス信号が周期Ｔ／２ごとに出力される。
【００１３】
ここで、一般に出力信号Ｑのパルス幅Ｔｎと８ビットのディジタル信号Ｓ１〜Ｓ８との関係は、以下の式（４）のようになる。変数ｎは、上述した式（３）により決定される。
【００１４】
【数４】
Ｔｎ＝ｎ×ｔ１（ｎｓ） …（４）
このように、図７のパルス幅変調回路では、フリップフロップ１０６の出力信号Ｑとして、８ビットのディジタル信号Ｓ１〜Ｓ８に応じたパルス幅ＴｎのＰＷＭ信号が出力できる。
【００１５】
【特許文献１】
特開２０００−２３２３４６号公報
【００１６】
【発明が解決しようとする課題】
従来のパルス幅変調回路では、リングオシレータ１０１を発振させるために、所定の遅延時間ｔ１（ｎｓ）を発生するためのバッファＢＦ１〜ＢＦ２５６以外に、インバータＩＮＶを必要としているから、そのインバータＩＮＶでの遅延時間が発振周期の誤差をもたらす。そのため、高精度なパルス幅変調を実現することを難しくしている。
【００１７】
また、ディジタル信号Ｓ１〜Ｓ８により決定されるパルス幅の分解能を高くするためには、ディジタル信号の本数ｎに対応して、２ｎ段のバッファを必要とするために、パルス幅変調回路の規模が大きくなってしまうという問題があった。
【００１８】
この発明の目的は、回路規模を大きくすることなしにパルス幅の分解能を上げて、高精度なパルス幅変調を可能とするパルス幅変調回路を提供することにある。
【００１９】
【課題を解決するための手段】
この発明は、上記目的を達成するために、ｍ（ｍは２以上の整数）ビットのディジタル信号に応じて、パルス幅を調整するパルス幅変調回路が提供される。このパルス幅変調回路は、ｎ（ｎは２以上の整数）個のリング状に縦続接続された差動バッファＢＦ１〜ＢＦ８を有し、それぞれの差動バッファの出力端子から互いに位相の異なる双対する発振信号を出力する発振信号生成手段と、ｍビットのディジタル信号の下位ｓビット（ｓ＜ｍ）により、前記発振信号生成手段の２ｎ個の発振信号のいずれか一つを選択する信号選択手段と、前記発振信号生成手段の特定の発振信号に基づいてセット信号を出力するとともに、ｍビットのディジタル信号のうち、上位（ｍ−ｓ）ビットに対応するカウント数のタイミングでパルス信号を出力し、前記信号選択手段で選択された発振信号と前記パルス信号との間で論理積演算を行うことによりリセット信号を出力するパルス生成手段とから構成される。
【００２０】
この発明のパルス幅変調回路では、ｍビットの分解能を有するパルス幅でパルス幅変調信号を生成することができる。
【００２１】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
図１は、この発明の実施の形態に係るパルス幅変調回路を示すブロック図である。ここでは、図７の従来回路に対応する８ビットのディジタル信号Ｓ１〜Ｓ８に応じたパルス幅でＰＷＭ信号を出力する例を示している。
【００２２】
リングオシレータ１は、８個の差動バッファＤＢＦ１〜ＤＢＦ８が縦続接続され、最終段の差動バッファＤＢＦ８では一対の出力端子がそれぞれ初段の差動バッファＤＢＦ１の一対の入力端子に反転信号を供給するように接続され、発振信号出力手段を構成する。セレクタ２は、リングオシレータ１の各差動バッファＤＢＦ１〜ＤＢＦ８の出力端子から位相の異なる双対する発振信号が入力端子Ｄ０〜Ｄ１５に供給され、ディジタル信号Ｓ１〜Ｓ４により選択された発振信号を選択信号ＳＥＬＯＵＴとして出力する選択手段を構成する。
【００２３】
また、パルス生成手段は、リングオシレータ１の発振信号により４ビットのカウントを繰り返すカウンタ３、ディジタル信号Ｓ５〜Ｓ８をロードして、カウントダウンするカウンタ４、カウンタ３の出力信号ＣＡ〜ＣＤの論理積条件をとるＡＮＤゲート５，６、カウンタ４の出力信号ＱＡ〜ＱＤとセレクタ２の選択信号ＳＥＬＯＵＴとの論理積条件をとるＡＮＤゲート７、ＡＮＤゲート５の出力信号の立上りタイミングを検出して、パルス信号を出力する立上り検出回路８、ＡＮＤゲート７の出力信号の立上りタイミングを検出して、パルス信号を出力する立上り検出回路９、及びセットリセット回路（ＲＳフリップフロップ）１０によって構成される。
【００２４】
図２は、１段分の差動バッファの構成を示す回路図である。一対の入力端子１１，１２は、それぞれＦＥＴ１３，１４のゲート端子と接続され、入力信号ＩＮ，ＩＮ＿Ｂが入力する。ＦＥＴ１３，１４は、電源ＶＣＣと接地間でそれぞれＦＥＴ１５，１６と直列に接続され、ＦＥＴ１３，１５の接続点にはＦＥＴ１６のゲート端子が接続され、ＦＥＴ１４，１６の接続点にはＦＥＴ１５のゲート端子が接続される。一対の出力端子１７，１８は、それぞれＦＥＴ１３，１５の接続点、及びＦＥＴ１４，１６の接続点と接続され、そこから出力信号ＯＵＴ，ＯＵＴ＿Ｂが出力する。このような一対の入出力端子を備えたバッファ回路として、１段分の差動バッファＤＢＦｎ（ｎ＝１〜８）が構成される。
【００２５】
リングオシレータ１では、縦続接続された８段の差動バッファＤＢＦ１〜ＤＢＦ８のうち、初段の差動バッファＤＢＦ１から最終段の差動バッファＤＢＦ８までの縦続接続では、それぞれ信号論理が反転しないように接続されている。一方で、最終段の差動バッファＤＢＦ８の出力端子は、初段の差動バッファＤＢＦ１の入力端子にその信号論理が反転するように接続する。そのため、各段での出力信号はリングオシレータ１を１周すると反転し、２周目で同一論理となる。したがって、各差動バッファＤＢＦ１〜ＤＢＦ８での遅延時間をｔ１（ｎｓ）とすれば、差動バッファＤＢＦｎを複数（ｎ段）縦続接続することにより、リングオシレータ１の発振周期Ｔ１は、
【００２６】
【数５】
Ｔ１＝２×ｎ×ｔ１（ｎｓ） …（５）
となる。図１の回路構成では、差動バッファＤＢＦｎは８段となっているので、リングオシレータ１の発振周期Ｔ１は、
【００２７】
【数６】
Ｔ１＝１６×ｔ１（ｎｓ） …（６）
となる。
【００２８】
図３は、図１のパルス幅変調回路におけるセレクタの機能を説明するための図である。
図１のパルス幅変調回路では、リングオシレータ１の各差動バッファＤＢＦ１〜ＤＢＦ８からの双対する出力信号ＯＵＴ，ＯＵＴ＿Ｂが、セレクタ２の入力端子Ｄ０〜Ｄ１５へ供給される。セレクタ２では、４ビットのディジタル信号Ｓ１〜Ｓ４に基づいて、入力端子Ｄ０〜Ｄ１５に入力した出力信号ＯＵＴ，ＯＵＴ＿Ｂのいずれか１つを選択して、選択信号ＳＥＬＯＵＴを出力する。すなわち、リングオシレータ１から入力する２４＝１６個のいずれかひとつが、ディジタル信号Ｓ１〜Ｓ４により選択され、それが選択信号ＳＥＬＯＵＴとしてＡＮＤゲート７に出力される。ここで選択される選択信号ＳＥＬＯＵＴの番号をｎとすると、以下の論理式（７）で選択されるｎの値により、ＡＮＤゲート７に入力する選択信号ＳＥＬＯＵＴが決定される。
【００２９】
【数７】
ｎ＝Ｓ４×２３＋Ｓ３×２２＋Ｓ２×２＋Ｓ１ …（７）
例えば、セレクタ２にディジタル信号が（Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（１，１，０，０）のように入力した場合、入力端子Ｄ１２に入力した信号が選択信号ＳＥＬＯＵＴとなる。また、ディジタル信号が（Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（１，１，１，１）であれば、入力端子Ｄ１５に入力した信号が選択信号ＳＥＬＯＵＴとなる。
【００３０】
リングオシレータ１の差動バッファＤＢＦ１〜ＤＢＦ８のうち、最終段の差動バッファＤＢＦ８の出力信号ＯＵＴ，ＯＵＴ＿Ｂのひとつ（図１では、出力信号ＯＵＴ）が、セレクタ２の入力端子Ｄ０とカウンタ３，４のＣＬＫ入力端子へ供給される。
【００３１】
４ビットのカウンタ３は、最終段の差動バッファＤＢＦ８の出力信号ＯＵＴをクロック信号ＣＬＫとして、４ビットのカウンタ値を繰り返しカウントダウンする（１５→１４→……→１→０→１５→１４→…）。４ビットのカウント値は、下位ビットから順に出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤにそれぞれ出力される。
【００３２】
このカウンタ３は、出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤがそれぞれＡＮＤゲート５とＡＮＤゲート６の入力端子と接続される。したがって、カウンタ３の出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤの信号がすべてＨＩＧＨとなるカウント値になるとき、ＡＮＤゲート５からＨＩＧＨの信号が立上り検出回路８に出力される。また、カウンタ３の出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤの信号がすべてＬＯＷとなるカウント値になるとき、ＡＮＤゲート６からＨＩＧＨの信号がカウンタ４へのＬＯＡＤ信号として出力される。
【００３３】
４ビットのカウンタ４は、カウンタ３とは異なり、ＬＯＡＤ信号の入力端子を備えており、ＬＯＡＤ信号がＨＩＧＨになるとともにクロック信号ＣＬＫが立上がるとき、入力端子Ａ〜Ｄへのディジタル信号Ｓ５〜Ｓ８が出力端子ＱＡ，ＱＢ，ＱＣ，ＱＤにセットされる。また、ＬＯＡＤ信号がＬＯＷになったときには、クロック信号ＣＬＫが立上るたびにカウントダウンする。
【００３４】
ＡＮＤゲート６の出力信号は、カウンタ４にＬＯＡＤ信号として供給される。したがって、このカウンタ４は、カウンタ３の出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤの信号がすべてＬＯＷとなるカウント値で、ＬＯＡＤ信号がＨＩＧＨとなって、そのクロック信号ＣＬＫの立上りタイミングで、入力端子Ａ〜Ｄに供給された４ビットのディジタル信号Ｓ５〜Ｓ８が出力端子ＱＡ，ＱＢ，ＱＣ，ＱＤにセットされる。また、ＬＯＡＤ信号がＬＯＷとなるときは、カウンタ３と同様に、最終段の差動バッファＤＢＦ８の出力信号ＯＵＴをクロック信号ＣＬＫとして、４ビットのカウンタ値を繰り返しカウントダウンする。
【００３５】
ＡＮＤゲート７は、カウンタ４の出力端子ＱＡ，ＱＢ，ＱＣ，ＱＤがすべてＬＯＷ、すなわちそのカウント値が０になるとき、セレクタ２の選択信号ＳＥＬＯＵＴがＨＩＧＨとなるタイミングで、出力信号をＨＩＧＨとして立上り検出回路９に出力する。
【００３６】
ＡＮＤゲート５とＡＮＤゲート７の出力信号は、それぞれ立上り検出回路８，９において立上りタイミングが検出され、そこで生成されるパルス信号がそれぞれフリップフロップ１０のセット入力Ｓとリセット入力Ｒとなる。
【００３７】
図４は、立上り検出回路の一例を示すブロック図であり、図５は、立上り検出回路の動作を示すタイミング図である。立上り検出回路８，９は、いずれも遅延回路２１、インバータ回路２２、及びＡＮＤ（論理積）回路２３から構成される。立上り検出回路８，９の入力信号Ａは、遅延回路２１とＡＮＤ回路２３にそれぞれ入力され、遅延回路２１ではｔｄ（ｎｓ）だけ遅れた信号Ｂとなってインバータ回路２２に出力される。その結果、ＡＮＤ回路２３では入力信号Ａと反転した信号Ｂとが論理積演算された信号Ｃを出力する。この信号Ｃは、入力信号Ａの立上りタイミングを検出して、パルス幅ｔｄ（ｎｓ）のパルスを出力する。
【００３８】
図６は、パルス幅変調回路の動作を説明するためのタイミング図である。ＰＷＭ信号のパルス幅を決定するディジタル信号が、例えば３Ｃｈ（Ｓ８，Ｓ７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（０，０，１，１，１，１，０，０）として入力された場合の動作を、図６のタイムチャートを用いて説明する。ここで、ｈは「３Ｃ」が１６進数であることを示している。
【００３９】
リングオシレータ１は、発振周期Ｔ１（ｎｓ）で繰り返し発振する発振信号を生成する。リングオシレータ１の差動バッファＤＢＦ８では、一方の出力信号ＯＵＴがセレクタ２の入力端子Ｄ０とカウンタ３，４のクロック信号ＣＬＫとなる。ディジタル信号３Ｃｈが（Ｓ８，Ｓ７，Ｓ６，Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１）＝（０，０，１，１，１，１，０，０）の場合には、最終段の差動バッファＤＢＦ８の出力信号ＯＵＴは、各段の差動バッファＤＢＦ１〜ＤＢＦ８を１２回通ることにより、遅延時間ｔｌ×１２（ｎｓ）だけ遅延された出力信号となるが、セレクタ２では、これに対応する入力端子Ｄ１２が選択されて、選択信号ＳＥＬＯＵＴとして出力される。カウンタ３は、クロック信号ＣＬＫでカウントダウンを繰り返し、出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤの信号が全てＨＩＧＨとなるカウント値が１５に変わるタイミングで、ＡＮＤゲート５からパルス信号が発生するから、それが立上り検出回路８において検出されて、フリップフロップ１０のセット入力Ｓとして出力される。したがって、このタイミングでフリップフロップ１０のＰＷＭ信号をＨＩＧＨにセツトする。また、カウンタ３の出力端子ＣＡ，ＣＢ，ＣＣ，ＣＤがすべてＬＯＷとなり、クロック信号ＣＬＫが立上るタイミングで、カウンタ４には、４ビットのディジタル信号Ｓ５〜Ｓ８のディジタル値３が出力端子ＱＡ，ＱＢ，ＱＣ，ＱＤにセットされ、最終段の差動バッファＤＢＦ８の出力信号ＯＵＴがクロック信号ＣＬＫとなってカウントダウンを開始する。
【００４０】
クロック信号ＣＬＫの３周期後であるＴ１×３（ｎｓ）後に、カウンタ４のカウント値は０となる。そこで、カウンタ４の出力端子ＱＡ，ＱＢ，ＱＣ，ＱＤからの信号とセレクタ２の選択信号ＳＥＬＯＵＴとがＡＮＤゲート７に入力され、その論理積をとった出力信号が立上り検出回路９によりリセット入力Ｒにパルス信号を出力するから、フリップフロップ１０がリセットされて、ＰＷＭ信号がＬＯＷに反転する。
【００４１】
ここで、フリップフロップ１０をセット状態にするセット入力Ｓが発生してから、リセット入力Ｒが発生するまでの遅延時間Ｔｄは、
【００４２】
【数８】
Ｔｄ＝Ｔ１×３＋ｔ１×１２（ｎｓ） …（８）
となる。いま、Ｔ１＝ｔ１×１６であるから、
【００４３】
【数９】
Ｔｄ＝６０×ｔ１＝３Ｃｈ×ｔ１（ｎｓ） …（９）
となる。
【００４４】
このようにディジタル信号Ｓ１〜Ｓ８＝３Ｃｈは、立上り検出回路８でのセットパルスＳの発生から、立上り検出回路９でのリセットパルスＲの発生までの遅延時間との間で一定の関係が保持される。したがって、８ビットのディジタル信号Ｓ１〜Ｓ８に応じてＰＷＭ信号のパルス幅の調整を精度良く行うことができる。
【００４５】
【発明の効果】
以上に説明したように、この発明のパルス幅変調回路によれば、差動バッファによりリングオシレータを構成するようにしたので、従来方式での回路構成に必要としていたインバータを不要とするから、遅延時間の生成を高精度に設定制御することができる。また、カウンタと組合わせることにより、リングオシレータのみで構成するものより高ビットディジタルＰＷＭ信号発生回路の規模を小さくすることが実現できる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係るパルス幅変調回路を示すブロック図である。
【図２】１段分の差動バッファの構成を示す回路図である。
【図３】図１のパルス幅変調回路におけるセレクタの機能を説明するための図である。
【図４】立上り検出回路の一例を示すブロック図である。
【図５】立上り検出回路の動作を示すタイミング図である。
【図６】図１のパルス幅変調回路の動作を説明するためのタイミング図である。
【図７】従来のパルス幅変調（ＰＷＭ変調）方式による回路構成の一例を示すブロック図である。
【図８】パルス幅変調回路の動作を説明するためのタイミング図である。
【図９】パルス幅変調回路におけるセレクタの機能を説明するための図である。
【図１０】状変検出回路の一例を示すブロック図である。
【図１１】状変検出回路の動作を示すタイミング図である。
【符号の説明】
１ リングオシレータ
２ セレクタ
３，４ カウンタ
５，６，７ ＡＮＤゲート
８，９ 立上り検出回路
１０ フリップフロップ
ＤＢＦ１〜ＤＢＦ８ 差動バッファ
Claims (2)
- ｍ（ｍは２以上の整数）ビットのディジタル信号に応じて、パルス幅を調整するパルス幅変調回路において、
ｎ（ｎは２以上の整数）個のリング状に縦続接続された差動バッファを有し、それぞれの差動バッファの出力端子から互いに位相の異なる双対する発振信号を出力する発振信号生成手段と、
ｍビットのディジタル信号の下位ｓビット（ｓ＜ｍ）により、前記発振信号生成手段の２ｎ個の発振信号のいずれか一つを選択する信号選択手段と、
前記発振信号生成手段の特定の発振信号に基づいてセット信号を出力するとともに、ｍビットのディジタル信号のうち、上位（ｍ−ｓ）ビットに対応するカウント数のタイミングでパルス信号を出力し、前記信号選択手段で選択された発振信号と前記パルス信号との間で論理積演算を行うことによりリセット信号を出力するパルス生成手段と、
を備え、ｍビットの分解能を有するパルス幅でパルス幅変調信号を生成することを特徴とするパルス幅変調回路。 - 前記パルス生成手段は、
リング状に縦続接続された、複数個の差動バッファから出力される前記特定の発振信号をクロックとして、上位（ｍ−ｓ）ビットのディジタル信号の最大値カウントごとにパルスを出力する第１のダウンカウンタと、
前記第１のダウンカウンタの出力パルスの立上りもしくは立下りを検出して第１のパルスを出力する第１の検出回路と、
上位（ｍ−ｓ）ビットのディジタル信号に応じたカウント後、パルスを出力する第２のダウンカウンタと、
前記第２のダウンカウンタの出力パルスの立上りもしくは立下りを検出し、第２のパルスを出力する第２の検出回路と、
前記第１のパルスによりセット状態となり、前記第２のパルスと前記信号選択手段で選択された発振信号との論理積信号によりリセット状態となるフリップフロップ回路と、
から構成されていることを特徴とする請求項１記載のパルス幅変調回路。
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