JP2014049861A - 半導体装置、それを備えたスイッチング電源装置及び半導体装置のキャリブレーション方法 - Google Patents

Abstract

【課題】消費電力を増大させることなく高分解能のＰＷＭ信号を生成することが可能な半導体装置を提供すること。
【解決手段】一実施の形態によれば、ＰＷＭ信号生成装置１００は、基準クロック信号ＣＬＫ又は遅延信号ＤＯＵＴを選択的に出力するセレクタ１０１と、遅延素子Ｄ１〜Ｄ６４により構成されセレクタ１０１の出力に遅延を付加して遅延信号ＤＯＵＴとして出力する遅延付加部１０２と、遅延信号ＤＯＵＴに基づいてカウントアップ動作するカウンタ１０３と、カウンタ１０３のカウント値と第１設定信号の値とが一致した場合に比較結果ＣＰＯＵＴを立ち上げる粗デューティ決定回路１０４と、比較結果ＣＰＯＵＴが立ち上がっている場合に遅延素子Ｄ１〜Ｄ６４の何れかの出力を第２設定信号に基づき選択して出力するセレクタ１０７と、基準クロック信号ＣＬＫ及びセレクタ１０７の出力に応じたＰＷＭ信号ＤＯを生成する出力回路１０８と、を備える。
【選択図】図１

Description

本発明は半導体装置、それを備えたスイッチング電源装置、及び、半導体装置のキャリブレーション方法に関し、例えば高分解能のＰＷＭ信号を生成するのに適した半導体装置、それを備えたスイッチング電源装置、及び、半導体装置のキャリブレーション方法に関する。

スイッチング電源の制御や照明の調光制御を行うシステムは、ディジタル回路による制御方式（ディジタル制御方式）を採用することにより、コスト削減や高精度な制御を実現している。このような状況において、ディジタル回路の一つであるＰＷＭ信号生成装置は、高分解能のＰＷＭ信号を生成してスイッチング電源等を高精度に制御することが求められている。

関連する技術が特許文献１及び特許文献２に開示されている。特許文献１及び特許文献２には、外部から供給される高周波のクロック信号を用いて高分解能のＰＷＭ信号を生成する構成が開示されている。

その他、特許文献３には、制御電圧に応じて遅延量が制御される複数段の遅延素子を用いることで、高周波のクロック信号を用いることなく高分解能のＰＷＭ信号を生成する構成が開示されている。また、特許文献４には、複数の遅延素子により構成される遅延信号発生部を用いることで、高周波のクロック信号を用いることなく高分解能のＰＷＭ信号を生成する構成が開示されている。

特表２００９−５２８０１５号公報 特表２０１０−５２０７３５号公報 特開２００９−２９０８５７号公報 特許第２７７７９８２号明細書

関連する技術の構成は、ＰＷＭ信号のスイッチング周波数よりも大きな周波数のクロック信号を用いて当該ＰＷＭ信号を生成している。したがって、関連する技術の構成では、高周波のクロック信号を生成するＰＬＬ回路等のクロック信号生成回路を別途設ける必要があるため、消費電力が増大してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、基準クロック又は遅延信号を選択的に出力する第１選択部と、直列接続された複数の遅延素子により構成され、前記第１選択部の出力に遅延を付加して前記遅延信号として出力する遅延付加部と、前記遅延信号に基づいてカウントアップ動作するカウンタと、前記カウンタのカウント値と第１設定信号の値とが一致した場合に一致信号を出力する一致検出部と、前記一致検出部から前記一致信号が出力されている場合に前記複数の遅延素子の何れかの出力を第２設定信号に基づき選択して出力する第２選択部と、前記基準クロック及び前記第２選択部の出力に応じたＰＷＭ信号を生成する信号生成部と、を備える。

また、一実施の形態によれば、半導体装置のキャリブレーション方法は、ＰＷＭ信号のデューティ比が第１及び第２設定信号により決定されるデューティ比に達しているか否かを判定し、その判定結果に基づいて前記ＰＷＭ信号のデューティ比を調整する。

前記一実施の形態によれば、消費電力を増大させることなく高分解能のＰＷＭ信号を生成することが可能な半導体装置、それを備えたスイッチング電源装置、及び、半導体装置のキャリブレーション方法を提供することができる。

実施の形態１にかかるＰＷＭ信号生成装置の構成例を示す図である。 実施の形態１にかかるＰＷＭ信号生成装置の動作を示すタイミングチャートである。 実施の形態２にかかるＰＷＭ信号生成装置の構成例を示す図である。 実施の形態２にかかるＰＷＭ信号生成装置の動作を示すフローチャートである。 実施の形態２にかかるＰＷＭ信号生成装置のキャリブレーション処理の詳細を示すフローチャートである。 実施の形態２にかかるＰＷＭ信号生成装置の通常動作を示すタイミングチャートである。 実施の形態３にかかるＰＷＭ信号生成装置の構成例を示す図である。 実施の形態３にかかるＰＷＭ信号生成装置の動作を示すフローチャートである。 実施の形態３にかかるＰＷＭ信号生成装置のキャリブレーション処理の詳細を示すフローチャートである。 実施の形態３にかかるＰＷＭ信号生成装置の通常動作を示すタイミングチャートである。 実施の形態４にかかるスイッチング電源装置の構成例を示す図である。 実施の形態４にかかるスイッチング電源装置の動作を示すタイミングチャートである。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかるＰＷＭ信号生成装置（半導体装置）１００の構成例を示す図である。本実施の形態にかかるＰＷＭ信号生成装置１００は、複数の遅延素子及びカウンタを用いて基準クロック信号ＣＬＫのデューティ比を調整することにより、高周波のクロック信号を用いることなく高分解能のＰＷＭ信号を生成する。それにより、本実施の形態にかかるＰＷＭ信号生成装置１００は、関連する技術と異なり高周波のクロック信号を生成するクロック信号生成回路を別途設ける必要が無いため、消費電力の増大及び回路規模の増大を抑制することができる。以下、具体的に説明する。

図１に示すＰＷＭ信号生成装置１００は、設定信号ＤＡＴＡに基づき基準クロック信号ＣＬＫのデューティ比を調整してＰＷＭ信号ＤＯとして出力する。本実施の形態では、設定信号ＤＡＴＡのビット幅が８ビット幅である場合を例に説明する。

ＰＷＭ信号生成装置１００は、セレクタ（第１選択部）１０１と、遅延付加部１０２と、カウンタ１０３と、粗デューティ決定回路（一致検出部）１０４と、微デューティ決定回路（切替制御部）１０５と、切替制御部１０６と、セレクタ（第２選択部）１０７と、出力回路（信号生成部）１０８と、を備える。遅延付加部１０２は、直列接続された複数の遅延素子Ｄ１〜Ｄ６４を有する。

（セレクタ１０１及び遅延付加部１０２）
セレクタ１０１は、基準クロック信号ＣＬＫ又は遅延信号ＤＯＵＴ（後述）を切替信号ＲＳＩＧに基づき選択し選択信号ＤＩＮとして出力する。遅延付加部１０２は、選択信号ＤＩＮに遅延を付加して遅延信号ＤＯＵＴとして出力する。

（カウンタ１０３）
カウンタ１０３は、遅延信号ＤＯＵＴに基づきカウントアップ動作する。例えば、カウンタ１０３は、遅延信号ＤＯＵＴの立ち上がりに同期してカウントアップ動作する。なお、カウンタ１０３のカウント値は、例えば、リセット信号ＲＳＴがアクティブ（Ｌレベル）になることで"０"に初期化される。

（粗デューティ決定回路１０４）
粗デューティ決定回路１０４は、外部から供給される設定信号ＤＡＴＡの一部（以下、第１設定信号とも称する）と、カウンタ１０３のカウント値ＣＴＯＵＴと、を比較して比較結果ＣＰＯＵＴを出力する。例えば、設定信号ＤＡＴＡの一部（第１設定信号）とカウンタ１０３のカウント値ＣＴＯＵＴとが一致する場合、粗デューティ決定回路１０４はＨレベルの比較結果ＣＰＯＵＴ（一致信号）を出力する。一方、設定信号ＤＡＴＡの一部（第１設定信号）とカウンタ１０３のカウント値ＣＴＯＵＴとが一致しない場合、粗デューティ決定回路１０４はＬレベルの比較結果ＣＰＯＵＴを出力する。本実施の形態では、設定信号ＤＡＴＡの一部（第１設定信号）が、８ビット幅の設定信号ＤＡＴＡのうちの上位２ビットである場合を例に説明する。

（微デューティ決定回路１０５）
微デューティ決定回路１０５は、比較結果ＣＰＯＵＴに基づいて、設定信号ＤＡＴＡの残りの一部（以下、第２設定信号とも称す）を切替信号ＭＳＥＬとして出力するか否かを制御する。例えば、比較結果ＣＰＯＵＴがＨレベルの場合（第１設定信号とカウント値ＣＴＯＵＴとが一致する場合）、微デューティ決定回路１０５は、設定信号ＤＡＴＡの残りの一部（第２設定信号）を切替信号ＭＳＥＬとして出力する。一方、比較結果ＣＰＯＵＴがＬレベルの場合（第１設定信号とカウント値ＣＴＯＵＴとが不一致の場合）、微デューティ決定回路１０５は、設定信号ＤＡＴＡの残りの一部（第２設定信号）を切替信号ＭＳＥＬとして出力しない。この場合、微デューティ決定回路１０５は、例えば、値"０"の切替信号ＭＳＥＬを出力する。本実施の形態では、設定信号ＤＡＴＡの残りの一部（第２設定信号）が、８ビット幅の設定信号ＤＡＴＡのうちの下位６ビットである場合を例に説明する。

（切替制御部１０６）
切替制御部１０６は、リセット信号ＲＳＴ、遅延素子Ｄ３２の出力、及び、比較結果ＣＰＯＵＴに基づいて切替信号ＲＳＩＧを出力する。具体的には、切替制御部１０６は、リセット信号ＲＳＴの解除（リセット信号ＲＳＴの立ち上がり）に同期して、Ｌレベルの切替信号ＲＳＩＧを出力する。それにより、セレクタ１０１は、基準クロック信号ＣＬＫを選択して選択信号ＤＩＮとして出力する。また、切替制御部１０６は、リセット信号ＲＳＴの解除後、遅延素子Ｄ３２の出力の最初の論理値変化（立ち上がり）に同期して、Ｈレベルの切替信号ＲＳＩＧを出力する。それにより、セレクタ１０１は、遅延信号ＤＯＵＴを選択して選択信号ＤＩＮとして出力する。さらに、切替制御部１０６は、比較結果ＣＰＯＵＴの立ち上がり（一致の検出）に同期して、Ｌレベルの切替信号ＲＳＩＧを出力する。それにより、セレクタ１０１は、基準クロック信号ＣＬＫを選択して選択信号ＤＩＮとして出力する。

本実施の形態では、切替制御部１０６が、遅延素子Ｄ３２の出力に基づいて切替信号ＲＳＩＧを出力する場合を例に説明するが、これに限られない。切替制御部１０６は、複数の遅延素子Ｄ１〜Ｄ６４のうち任意の遅延素子の出力に基づいて切替信号ＲＳＩＧを出力する構成に適宜変更可能である。

また、本実施の形態では、切替制御部１０６が、比較結果ＣＰＯＵＴの立ち上がりに同期してＬレベルの切替信号ＲＳＩＧを出力する場合を例に説明したが、必ずしも本機能を有する必要はない。ただし、本機能があれば消費電力がさらに抑制される（後述）。

（セレクタ１０７）
セレクタ１０７は、複数の遅延素子Ｄ１〜Ｄ６４の何れかの出力を切替信号ＭＳＥＬに基づいて選択して選択信号ＭＯＵＴとして出力する。例えば、比較結果ＣＰＯＵＴがＨレベルの場合（第１設定信号とカウント値ＣＴＯＵＴとが一致する場合）、微デューティ決定回路１０５から第２設定信号が切替信号ＭＳＥＬとして出力される。それにより、セレクタ１０７は、複数の遅延素子Ｄ１〜Ｄ６４の何れかの出力を第２設定信号に基づき選択し選択信号ＭＯＵＴとして出力する。具体的には、セレクタ１０７は、第２設定信号が"２"（１０進数）を示す場合、遅延素子Ｄ２の出力を選択して選択信号ＭＯＵＴとして出力する。

一方、比較結果ＣＰＯＵＴがＬレベル（第１設定信号とカウント値ＣＴＯＵＴとが不一致の場合）、微デューティ決定回路１０５から第２設定信号が切替信号ＭＳＥＬとして出力されない。代わりに、例えば、微デューティ決定回路１０５から値"０"の切替信号ＭＳＥＬが出力される。このとき、セレクタ１０７は、例えば、値"０"に固定された入力信号（不図示）を選択して選択信号ＭＯＵＴとして出力する。

（出力回路１０８）
出力回路１０８は、基準クロック信号ＣＬＫ及び選択信号ＭＯＵＴに応じた出力信号ＯＴＯＵＴを出力する。この出力信号ＯＴＯＵＴは、ＰＷＭ信号ＤＯとして外部に出力される。より具体的には、出力回路１０８は、基準クロック信号ＣＬＫの立ち上がりに同期して出力信号ＯＴＯＵＴ（ＰＷＭ信号ＤＯ）を立ち上げ、選択信号ＭＯＵＴの立ち上がりに同期して出力信号ＯＴＯＵＴ（ＰＷＭ信号ＤＯ）を立ち下げる。

（タイミングチャート）
続いて、図２を用いて、ＰＷＭ信号生成装置１００の動作を説明する。図２は、ＰＷＭ信号生成装置１００の動作を示すタイミングチャートである。以下では、基準クロック信号ＣＬＫの周波数が２ＭＨｚである場合を例に説明する。また、上記したように、設定信号ＤＡＴＡが８ビット、第１設定信号が設定信号ＤＡＴＡの上位２ビット、第２設定信号が設定信号ＤＡＴＡの下位６ビットである場合を例に説明する。

初期状態では、設定信号ＤＡＴＡが"１１００００１０"（２進数）を示している。即ち、第１設定信号が"３"（１０進数）、第２設定信号が"２"（１０進数）を示している。また、カウンタ１０３のカウント値は"０"を示し、切替信号ＭＳＥＬも値"０"を示している。

リセット信号ＲＳＴが解除されると（時刻ｔ０）、切替制御部１０６はＬレベルの切替信号ＲＳＩＧを出力する。それにより、セレクタ１０１は、基準クロック信号ＣＬＫを選択して選択信号ＤＩＮとして出力する。

その後、基準クロック信号ＣＬＫが立ち上がると、出力回路１０８は出力信号ＯＴＯＵＴ（ＰＷＭ信号ＤＯ）を立ち上げる（時刻ｔ１）。また、基準クロック信号ＣＬＫの立ち上がりにより選択信号ＤＩＮも立ち上がる（時刻ｔ２）。選択信号ＤＩＮの立ち上がりは、遅延素子Ｄ１〜Ｄ６４を伝搬した後、遅延信号ＤＯＵＴを立ち上げる（時刻ｔ２〜ｔ４）。遅延信号ＤＯＵＴが立ち上がると、カウンタ１０３はカウント値を１つアップさせる（時刻ｔ４）。

なお、選択信号ＤＩＮの立ち上がりが遅延素子Ｄ１〜Ｄ６４を伝搬する途中で、遅延素子Ｄ３２の出力信号が立ち上がると（時刻ｔ３）、切替制御部１０６は切替信号ＲＳＩＧをＬレベルからＨレベルに切り替える。それにより、セレクタ１０１は、遅延信号ＤＯＵＴを選択して選択信号ＤＩＮとして出力する。このとき、遅延信号ＤＯＵＴがＬレベルを示しているため、選択信号ＤＩＮは立ち下がる（時刻ｔ３）。選択信号ＤＩＮの立ち下がりは、立ち上がりの場合と同様に、遅延素子Ｄ１〜Ｄ６４を伝搬した後、遅延信号ＤＯＵＴを立ち下げる（時刻ｔ３〜ｔ５）。これ以降、切替信号ＲＳＩＧがＨレベルからＬレベルに切り替わるまで、遅延素子Ｄ１〜Ｄ６４のループ処理は繰り返される。

遅延素子Ｄ１〜Ｄ６４のループ処理が繰り返されて、カウンタ１０３のカウント値ＣＴＯＵＴが第１設定信号の値"３"までカウントアップすると、粗デューティ決定回路１０４は、比較結果ＣＰＯＵＴを立ち上げる（時刻ｔ６）。換言すると、粗デューティ決定回路１０４は、一致信号を出力する。それにより、微デューティ決定回路１０５は、値"２"を示す第２設定信号を切替信号ＭＳＥＬとして出力する（時刻ｔ６）。それにより、セレクタ１０７は、遅延素子Ｄ２の出力を選択して選択信号ＭＯＵＴとして出力し始める（時刻ｔ６）。

なお、比較結果ＣＰＯＵＴが立ち上がると（一致信号が出力されると）、切替制御部１０６は、切替信号ＲＳＩＧをＨレベルからＬレベルに切り替える（時刻ｔ６）。それにより、セレクタ１０１は、基準クロック信号ＣＬＫを選択して選択信号ＤＩＮとして出力する。それにより、次に基準クロック信号ＣＬＫが立ち上がるまで遅延素子Ｄ１〜Ｄ６４のループ処理は行われない（時刻ｔ６〜ｔ１０）。それにより、遅延素子Ｄ１〜Ｄ６４の出力が論理値変化しなくなるため、消費電力の増大が抑制される。

セレクタ１０７が遅延素子Ｄ２の出力を選択し始めてから当該遅延素子Ｄ２の出力が立ち上がると（選択信号ＭＯＵＴが立ち上がると）、出力回路１０８は、出力信号ＯＴＯＵＴ（ＰＷＭ信号ＤＯ）を立ち下げる（時刻ｔ７）。

そして、一致信号の出力後、遅延信号ＤＯＵＴが立ち上がると、カウンタ１０３はカウント値を"０"にリセットする（時刻ｔ８）。

その後、例えば、設定信号ＤＡＴＡが"１０００００１０"（２進数）となる（時刻ｔ９）。即ち、第１設定信号が"２"（１０進数）、第２設定信号が"２"（１０進数）となる。その後の動作の流れについては、時刻ｔ１〜ｔ８の動作の流れと同様であるため、その説明を省略する。

このようにして、ＰＷＭ信号生成装置１００は、設定信号ＤＡＴＡに基づき基準クロック信号ＣＬＫのデューティ比を調整してＰＷＭ信号ＤＯとして出力する。

例えば、各遅延素子Ｄ１〜Ｄ６４が１．９５ｎｓの遅延量で構成された場合、遅延素子Ｄ１〜Ｄ６４の遅延量の合計は１２４．８ｎｓ（＝１．９５ｎｓ×６４個）となる。即ち、カウンタ１０３のカウントアップ周期は１２４．８ｎｓとなる。基準クロック信号ＣＬＫの周波数が２ＭＨｚ（周期が５００ｎｓ）であるため、ＰＷＭ信号ＤＯの最小デューティは、遅延素子１個分の遅延量である１．９５ｎｓとなり、ＰＷＭ信号ＤＯの最大デューティは、遅延素子６４個×４ループ分の遅延量である４９９．２ｎｓとなる。本実施の形態にかかるＰＷＭ信号生成装置１００は、最小デューティから最大デューティまでのＰＷＭ信号ＤＯを１．９５ｎｓの分解能（８ビット分解能）で生成することができる。

このように、本実施の形態にかかるＰＷＭ信号生成装置１００は、複数の遅延素子Ｄ１〜Ｄ６４及びカウンタ１０３を用いて基準クロック信号ＣＬＫのデューティ比を調整することにより、高周波のクロック信号を用いることなく高分解能のＰＷＭ信号を生成する。それにより、本実施の形態にかかるＰＷＭ信号生成装置１００は、関連する技術と異なり高周波のクロック信号を生成するクロック信号生成回路を別途設ける必要が無いため、消費電力の増大及び回路規模の増大を抑制することができる。

さらに、本実施の形態にかかるＰＷＭ信号生成装置１００は、カウンタ１０３のカウント値と第２設定信号の値とが一致すると、セレクタ１０１により基準クロック信号ＣＬＫを選択させる。それにより、次に基準クロック信号ＣＬＫが立ち上がるまで遅延素子Ｄ１〜Ｄ６４の出力が論理値変化しなくなるため、消費電力の増大がさらに抑制される。

なお、本実施の形態にかかるＰＷＭ信号生成装置１００は、複数の遅延素子Ｄ１〜Ｄ６４及びカウンタ１０３を用いてＰＷＭ信号を生成している。したがって、本実施の形態にかかるＰＷＭ信号生成装置１００は、複数の遅延素子のみを用いてＰＷＭ信号を生成する場合と比較して、遅延素子の数を少なくすることができる。そのため、回路規模の増大がさらに抑制される。

＜実施の形態２＞
図３は、実施の形態２にかかるＰＷＭ信号生成装置（半導体装置）２００の構成例を示す図である。図１に示すＰＷＭ信号生成装置１００は、複数の遅延素子Ｄ１〜Ｄ６４の特性ばらつき等の影響により、高分解能のＰＷＭ信号を生成することができない可能性が有る。そこで、本実施の形態にかかるＰＷＭ信号生成装置２００は、通常動作前にキャリブレーション処理を実施することにより複数の遅延素子の特性ばらつきの影響を抑制する。以下、具体的に説明する。

図３に示すＰＷＭ信号生成装置２００は、セレクタ（第１選択部）１０１と、遅延付加部１０２と、カウンタ１０３と、粗デューティ決定回路（一致検出部）１０４と、微デューティ決定回路（切替制御部）１０５と、切替制御部２０６と、セレクタ（第２設定部）１０７と、出力回路（信号生成部）１０８と、フルコード出力回路２０１と、セレクタ２０２と、補正判定回路（判定部）２０３と、コード調整回路（調整部）２０４と、ゲーティング回路２０５と、を備える。補正判定回路２０３及びコード調整回路２０４により信号補正部が構成される。なお、ＰＷＭ信号生成装置２００の構成要素のうち、ＰＷＭ信号生成装置１００と同一の構成要素に対しては同一の符号を付してその説明を省略する。

（フルコード出力回路２０１）
フルコード出力回路２０１は、設定信号ＤＡＴＡと同じビット幅のフルコード信号ＦＣＯＤＥを出力する。具体的には、フルコード出力回路２０１は、値"１１１１１１１１"（２進数）を示すフルコード信号ＦＣＯＤＥを出力する。

（セレクタ２０２）
セレクタ２０２は、イネーブル信号ＣＲＢＥＮに基づいて設定信号ＤＡＴＡ又はフルコード信号ＦＣＯＤＥを選択的に選択信号ＰＣＯＤＥとして出力する。例えば、イネーブル信号ＣＲＢＥＮがＬレベルの場合、セレクタ２０２は、フルコード信号ＦＣＯＤＥを選択して選択信号ＰＣＯＤＥとして出力する。一方、イネーブル信号ＣＲＢＥＮがＨレベルの場合、セレクタ２０２は、設定信号ＤＡＴＡを選択して選択信号ＰＣＯＤＥとして出力する。

（コード調整回路２０４）
コード調整回路２０４は、セレクタ２０２からの選択信号ＰＣＯＤＥに対し補正信号ＣＲＳＩＧにて表される係数（後述）を乗算し、設定信号ＤＣＯＤＥとして出力する。なお、設定信号ＤＣＯＤＥのビット幅は、設定信号ＤＡＴＡと同じ８ビット幅である。ＰＷＭ信号生成装置２００では、設定信号ＤＡＴＡに代えて設定信号ＤＣＯＤＥが粗デューティ決定回路１０４及び微デューティ決定回路１０５に供給される。

（ゲーティング回路２０５）
ゲーティング回路２０５は、後述するイネーブル信号ＣＲＢＥＮに基づき出力信号ＯＴＯＵＴをＰＷＭ信号ＤＯとして出力するか否かを制御する。例えば、イネーブル信号ＣＲＢＥＮがＬレベルの場合、ゲーティング回路２０５は、出力信号ＯＴＯＵＴに関わらず固定レベル（ここではＬレベル）のＰＷＭ信号ＤＯを出力する。一方、イネーブル信号ＣＲＢＥＮがＨレベルの場合、ゲーティング回路２０５は、出力信号ＯＴＯＵＴをＰＷＭ信号ＤＯとして出力する。

（補正判定回路２０３）
補正判定回路２０３は、出力信号ＯＴＯＵＴのデューティ比が所望のデューティ比に達しているか否かを判定し、判定結果に応じた補正信号ＣＲＳＩＧを出力する。より具体的には、補正判定回路２０３は、出力信号ＯＴＯＵＴのデューティ比がフルコード信号ＦＣＯＤＥにより決定される１００％のデューティ比に達しているか否かを判定し、判定結果に応じた補正信号ＣＲＳＩＧを出力する。例えば、基準クロック信号ＣＬＫの立ち上がり時の出力信号ＯＴＯＵＴがＬレベルの場合、補正判定回路２０３は、出力信号ＯＴＯＵＴのデューティ比が所望のデューティ比に達していないと判定し、補正信号ＣＲＳＩＧの値を増加させる。一方、基準クロック信号ＣＬＫの立ち上がり時の出力信号ＯＴＯＵＴがＨレベルの場合、補正判定回路２０３は、出力信号ＯＴＯＵＴのデューティ比が所望のデューティ比に達していると判定し、補正信号ＣＲＳＩＧの値を減少させる。補正判定回路２０３は、例えば、二分探索アルゴリズムや線形探索アルゴリズムを用いて、最終的な補正信号ＣＲＳＩＧの値を決定する。補正判定回路２０３の各種アルゴリズムを用いた動作については後述する。

さらに、補正判定回路２０３は、イネーブル信号ＣＲＢＥＮを出力する。具体的には、補正判定回路２０３は、リセット信号ＲＳＴの解除（リセット信号ＲＳＴの立ち上がり）に同期して、Ｌレベルのイネーブル信号ＣＲＢＥＮを出力する。それにより、セレクタ２０２は、フルコード信号ＦＣＯＤＥを選択して選択信号ＰＣＯＤＥとして出力する。このとき、ゲーティング回路２０５は、出力回路１０８からの出力信号ＯＴＯＵＴに関わらずＬレベルのＰＷＭ信号ＤＯを出力する。また、補正判定回路２０３は、キャリブレーション処理の完了後、Ｈレベルのイネーブル信号ＣＲＢＥＮを出力する。それにより、セレクタ２０２は、設定信号ＤＡＴＡを選択して選択信号ＰＣＯＤＥとして出力する。このとき、ゲーティング回路２０５は、出力信号ＯＴＯＵＴをＰＷＭ信号ＤＯとして出力する。

（切替制御部２０６）
切替制御部２０６は、切替制御部１０６と比較して、さらに、イネーブル信号ＣＲＢＥＮの立ち上がりに同期してＬレベルの切替信号ＲＳＩＧを出力する。それにより、セレクタ１０１は、基準クロック信号ＣＬＫを選択して選択信号ＤＩＮとして出力する。切替制御部２０６のその他の動作については、切替制御部１０６と同様であるためその説明を省略する。

（フローチャート）
続いて、図４及び図５を用いて、ＰＷＭ信号生成装置２００の動作を説明する。図４は、ＰＷＭ信号生成装置２００の動作を示すフローチャートである。図５は、ＰＷＭ信号生成装置２００のキャリブレーション処理の詳細を示すフローチャートである。以下では、基準クロック信号ＣＬＫの周波数が２ＭＨｚである場合を例に説明する。また、上記したように、設定信号ＤＡＴＡが８ビット、第１設定信号が設定信号ＤＡＴＡの上位２ビット、第２設定信号が設定信号ＤＡＴＡの下位６ビットである場合を例に説明する。

まず、ＰＷＭ信号生成装置２００の初期設定が行われる（図４のＳ１０１）。具体的には、リセット信号ＲＳＴがアクティブ状態からノンアクティブ状態に切り替わる（即ち、リセット信号ＲＳＴが解除される）。それにより、切替制御部２０６からＬレベルの切替信号ＲＳＩＧが出力されるため、セレクタ１０１は基準クロック信号ＣＬＫ側を選択して選択信号ＤＩＮとして出力する。また、補正判定回路２０３からＬレベルのイネーブル信号ＣＲＢＥＮが出力されるため、セレクタ２０２はフルコード信号ＦＣＯＤＥを選択して選択信号ＰＣＯＤＥとして出力する。また、ゲーティング回路２０５は、出力信号ＯＴＯＵＴに関わらずＬレベルのＰＷＭ信号ＤＯを出力する。

次に、ＰＷＭ信号生成装置２００に２ＭＨｚの基準クロック信号ＣＬＫが供給される（図４のＳ１０２）。ここでは、基準クロック信号ＣＬＫが初期設定後に供給される場合を例に説明するが、これに限られない。例えば、基準クロック信号ＣＬＫは初期設定の前や初期設定中に供給されても良い。

次に、ＰＷＭ信号生成装置２００はキャリブレーション処理を行う（図４のＳ１０３）。以下、図５のフローチャートを用いて、キャリブレーション処理の詳細を説明する。

本実施の形態では、補正判定回路２０３が、８ビット幅の設定信号ＤＡＴＡに対応して８ビット幅の補正信号ＣＲＳＩＧを生成する場合を例に説明する。また、本実施の形態では、０．５〜１．５の範囲の係数が８ビット幅の補正信号ＣＲＳＩＧによって表される場合を例に説明する。この場合、０．５〜１．５の範囲の係数は、以下の式（１）で表されるように約０．００３９の分解能で表される。

（１．５−０．５）／（２＾８）≒０．００３９ ・・・（１）

本実施の形態では、ＰＷＭ信号生成装置２００が二分探索アルゴリズムを用いて補正信号ＣＲＳＩＧの最終的な値を決定する場合を例に説明する。なお、二分探索アルゴリズムでは、まず、検索範囲の中央値（実際値）と目標値とが比較される。例えば、中央値と目標値とが等しい場合には検索は終了する。一方、中央値と目標値とが異なる場合には、中央値を境にした検索範囲の前半部分及び後半部分のうち目標値が含まれる部分を新たな検索範囲とする。そして、この検索範囲の中央値（実際値）と目標値とがさらに比較される。例えば、中央値と目標値とが等しい場合には検索は終了する。一方、中央値と目標値とが異なる場合には、中央値を境にした検索範囲の前半部分及び後半部分のうち目標値が含まれる部分を新たな検索範囲とする。このような検索処理を繰り返すことで、中央値が目標値に収束していく。

ここで、０．５〜１．５の範囲の係数を８ビット幅の補正信号ＣＲＳＩＧによって表す場合、補正信号ＣＲＳＩＧの最終的な値は、以下の式（２）に示すように、二分探索アルゴリズムの上記検索処理が８回繰り返されることで目標値に最も近づく。

ｌｏｇ２（２＾８）＝８ ・・・（２）

キャリブレーション処理の初期設定（図５のＳ１０３−１）では、補正判定回路２０３は、内部カウンタ（不図示）のカウント値ｎｕｍをリセット信号ＲＳＴにより"０"に初期化する。また、補正判定回路２０３は、検索範囲の下限を示す変数をＸｍｉｎ、検索範囲の上限を示す変数をＸｍａｘとすると、初期状態をＸｍｉｎ＝０．５，Ｘｍａｘ＝１．５に設定するとともに、検索範囲の中央値１．０（＝（Ｘｍｉｎ＋Ｘｍａｘ）／２）に相当する補正信号ＣＲＳＩＧを出力する。

次に、フルコード出力回路２０１はフルコード信号ＦＣＯＤＥを出力する（図５のＳ１０３−２）。なお、フルコード出力回路２０１は、キャリブレーション処理の初期設定前からフルコード信号ＦＣＯＤＥを出力していても良い。

次に、補正判定回路２０３の内部カウンタのカウント値ｎｕｍが"８"に達するまで、ステップＳ１０３−４〜Ｓ１０３−８のループ処理（図５のＳ１０３−３）が繰り返される。つまり、ステップＳ１０３−４〜Ｓ１０３−８のループ処理（図５のＳ１０３−３）が８回繰り返される。以下、ループ処理の詳細を説明する。

まず、コード調整回路２０４は、セレクタ２０２からの選択信号ＰＣＯＤＥ（フルコード信号ＦＣＯＤＥに相当）に対し補正信号ＣＲＳＩＧにより表される係数１．０を乗算し、設定信号ＤＣＯＤＥとして出力する。ＰＷＭ信号生成装置２００は、設定信号ＤＣＯＤＥに基づき基準クロック信号ＣＬＫのデューティ比を調整して出力信号ＯＴＯＵＴを生成する（図５のＳ１０３−４）。ＰＷＭ信号生成装置２００による出力信号ＯＴＯＵＴの生成動作については、基本的にはＰＷＭ信号生成装置１００の場合と同様であるため、その説明を省略する。但し、ＰＷＭ信号生成装置２００では、設定信号ＤＡＴＡに代えて設定信号ＤＣＯＤＥが粗デューティ決定回路１０４及び微デューティ決定回路１０５に供給される。

次に、補正判定回路２０３は、出力信号ＯＴＯＵＴのデューティ比が１００％に達しているか否かを判定し、判定結果に応じた補正信号ＣＲＳＩＧを出力する（図５のＳ１０３−５）。例えば、基準クロック信号ＣＬＫの立ち上がり時の出力信号ＯＴＯＵＴがＬレベルの場合、補正判定回路２０３は、出力信号ＯＴＯＵＴのデューティ比が１００％に達していないと判定する（図５のＳ１０３−５のＮＯ）。この場合、補正判定回路２０３は、Ｘｍａｘの値を保持しＸｍｉｎの値をＣＲＳIＧの値に設定するとともに、新たな検索範囲の中央値を新たな補正信号ＣＲＳＩＧとして出力する（図５のＳ１０３−７）。具体的には、Ｘｍｉｎ＝０．５、Ｘｍａｘ＝１．５、ＣＲＳＩＧ＝１．０の場合、補正判定回路２０３は、Ｘｍｉｎ＝１．０，Ｘｍａｘ＝１．５に設定するとともに、新たな検索範囲の中央値１．２５を新たな補正信号ＣＲＳＩＧとして出力する。一方、基準クロック信号ＣＬＫの立ち上がり時の出力信号ＯＴＯＵＴがＨレベルの場合、補正判定回路２０３は、出力信号ＯＴＯＵＴのデューティ比が１００％に達していると判定する（図５のＳ１０３−５のＹＥＳ）。この場合、補正判定回路２０３は、Ｘｍｉｎの値を保持しＸｍａｘの値をＣＲＳＩＧの値に設定するとともに、新たな検索範囲の中央値を新たな補正信号ＣＲＳＩＧとして出力する（図５のＳ１０３−６）。具体的には、Ｘｍｉｎ＝０．５、Ｘｍａｘ＝１．５、ＣＲＳＩＧ＝１．０の場合、補正判定回路２０３は、Ｘｍｉｎ＝０．５、Ｘｍａｘ＝１．０に設定するとともに、新たな検索範囲の中央値０．７５を新たな補正信号ＣＲＳＩＧとして出力する。

その後、補正判定回路２０３の内部カウンタのカウント値ｎｕｍが１つカウントアップする（図５のＳ１０３−８）。

カウント値ｎｕｍが"８"に達してステップＳ１０３−４〜Ｓ１０３−８のループ処理が完了すると、補正判定回路２０３は、再び出力信号ＯＴＯＵＴのデューティ比が１００％に達しているか否かを判定し、判定結果に応じた補正信号ＣＲＳＩＧを出力する（図５のＳ１０３−９）。

例えば、基準クロック信号ＣＬＫの立ち上がり時の出力信号ＯＴＯＵＴがＬレベルの場合、補正判定回路２０３は、出力信号ＯＴＯＵＴのデューティ比が１００％に達していないと判定する（図５のＳ１０３−９のＮＯ）。この場合、補正判定回路２０３は、補正信号ＣＲＳＩＧの値をループ処理（図５のＳ１０３−３）にて求めた値に決定する。

一方、基準クロック信号ＣＬＫの立ち上がり時の出力信号ＯＴＯＵＴがＨレベルの場合、補正判定回路２０３は、出力信号ＯＴＯＵＴのデューティ比が１００％に達していると判定する（図５のＳ１０３−９のＹＥＳ）。この場合、補正判定回路２０３は、補正信号ＣＲＳＩＧの値をループ処理（図５のＳ１０３−３）にて求めた値から１分解能分の値（ここでは約０．００３９）を引いた値に決定する（図５のＳ１０３−１０）。それにより、制御対象のスイッチング回路が常にオンしてしまうことを防ぐことができる。ただし、制御対象のスイッチング回路が常にオンしても良ければ、補正判定回路２０３は、補正信号ＣＲＳＩＧの値をループ処理（図５のＳ１０３−３）にて求めた値に決定しても良い。

キャリブレーション処理（図４のＳ１０３）が完了すると、補正判定回路２０３は、イネーブル信号ＣＲＢＥＮをＬレベルからＨレベルに切り替える（図４のＳ１０４）。それにより、セレクタ２０２は、設定信号ＤＡＴＡ側を選択して選択信号ＰＣＯＤＥとして出力する。また、ゲーティング回路２０５は、出力信号ＯＴＯＵＴをＰＷＭ信号ＤＯとして出力する。つまり、ＰＷＭ信号生成装置２００は通常動作を開始する。

通常動作では、まず、ＰＷＭ信号生成装置２００に設定信号ＤＡＴＡが供給される（図４のＳ１０５）。コード調整回路２０４は、セレクタ２０２からの選択信号ＰＣＯＤＥ（設定信号ＤＡＴＡに相当）に対しキャリブレーション処理にて決定した係数を乗算し、設定信号ＤＣＯＤＥとして出力する（図４のＳ１０６）。ＰＷＭ信号生成装置２００は、設定信号ＤＣＯＤＥに基づき基準クロック信号ＣＬＫのデューティ比を調整してＰＷＭ信号ＤＯを生成する（図４のＳ１０７）。

ＰＷＭ信号生成装置２００は、基準クロック信号ＣＬＫの供給が停止してＰＷＭ信号ＤＯの出力が停止するまでステップＳ１０５〜Ｓ１０８の処理を繰り返す。

（タイミングチャート）
続いて、図６を用いて、ＰＷＭ信号生成装置２００の通常動作の詳細を説明する。図６は、ＰＷＭ信号生成装置２００の通常動作を示すタイミングチャートである。以下では、基準クロック信号ＣＬＫの周波数が２ＭＨｚである場合を例に説明する。また、上記したように、設定信号ＤＡＴＡが８ビット、第１設定信号が設定信号ＤＡＴＡに上位２ビット、第２設定信号が設定信号ＤＡＴＡの下位６ビットである場合を例に説明する。さらに、補正信号ＣＲＳＩＧにて表される係数が１．０である場合を例に説明する。

キャリブレーション処理が完了すると、補正判定回路２０３は、イネーブル信号ＣＲＢＥＮをＬレベルからＨレベルに切り替える（時刻ｔ０）。それにより、セレクタ２０２は、設定信号ＤＡＴＡ側を選択して選択信号ＰＣＯＤＥとして出力する。また、ゲーティング回路２０５は、出力信号ＯＴＯＵＴをＰＷＭ信号ＤＯとして出力する。

なお、通常動作の初期状態では、設定信号ＤＡＴＡが"１１００００１０"（２進数）を示している。即ち、第１設定信号が"３"（１０進数）、第２設定信号が"２"（１０進数）を示している。また、カウンタ１０３のカウント値は"０"を示し、切替信号ＭＳＥＬも値"０"を示している。

また、イネーブル信号ＣＲＢＥＮが立ち上がると（時刻ｔ０）、切替制御部２０６はＬレベルの切替信号ＲＳＩＧを出力する。それにより、セレクタ１０１は、基準クロック信号ＣＬＫを選択して選択信号ＤＩＮとして出力する。

コード調整回路２０４は、セレクタ２０２からの選択信号ＰＣＯＤＥ（設定信号ＤＡＴＡに相当）に対しキャリブレーション処理にて決定した係数１．０を乗算し、設定信号ＤＣＯＤＥとして出力する（時刻ｔ１'）。

その後のＰＷＭ信号生成装置２００の通常動作については、基本的にはＰＷＭ信号生成装置１００の通常動作と同様であるため、その説明を省略する。但し、ＰＷＭ信号生成装置２００では、設定信号ＤＡＴＡに代えて設定信号ＤＣＯＤＥが粗デューティ決定回路１０４及び微デューティ決定回路１０５に供給される。

このようにして、ＰＷＭ信号生成装置２００は、設定信号ＤＡＴＡに基づき基準クロック信号ＣＬＫのデューティ比を調整してＰＷＭ信号ＤＯとして出力する。

このように、本実施の形態にかかるＰＷＭ信号生成装置２００は、ＰＷＭ信号生成装置１００の場合と同等の効果を奏することができる。さらに、本実施の形態にかかるＰＷＭ信号生成装置２００は、通常動作前にキャリブレーション処理を実施することにより複数の遅延素子の特性ばらつきの影響を抑制することができるため、より高分解能のＰＷＭ信号ＤＯを生成することができる。

＜実施の形態３＞
図７は、実施の形態３にかかるＰＷＭ信号生成装置（半導体装置）３００の構成例を示す図である。本実施の形態にかかるＰＷＭ信号生成装置（半導体装置）３００は、ＰＷＭ信号生成装置２００と同じく通常動作前にキャリブレーション処理を実施する機能を有する。以下、具体的に説明する。

図７に示すＰＷＭ信号生成装置３００は、ＰＷＭ信号生成装置２００と比較して、補正判定回路２０３及びコード調整回路２０４に代えて、補正判定回路（判定回路）３０３及びセレクタ（調整回路）３０９を備える。なお、補正判定回路３０３及びセレクタ３０９により信号補正部が構成される。

（補正判定回路３０３）
補正判定回路３０３は、補正信号ＣＲＳＩＧ２及びイネーブル信号ＣＲＢＥＮを出力する。なお、補正信号ＣＲＳＩＧ２は、補正信号ＣＲＳＩＧに対応する。補正判定回路３０３の基本動作については、補正判定回路２０３と同様であるため、その説明を省略する。

（セレクタ３０９）
セレクタ３０９は、複数の遅延素子Ｄ１〜Ｄ６４の何れかの出力を補正信号ＣＲＳＩＧ２に基づいて選択し選択信号ＤＭＯＵＴとして出力する。なお、セレクタ１０１及びカウンタ１０３には、遅延信号ＤＯＵＴに代えて選択信号ＤＭＯＵＴが供給される。このセレクタ３０９の選択により、カウンタ１０３のカウントアップ周期が調整される。例えば、セレクタ３０９により後段の遅延素子の出力が選択されると、カウンタ１０３のカウントアップ周期は大きくなる。一方、セレクタ３０９により前段の遅延素子の出力が選択されると、カウンタ１０３のカウントアップ周期は小さくなる。

その他、粗デューティ決定回路１０４及び微デューティ決定回路１０５には、設定信号ＤＣＯＤＥに代えて選択信号ＰＣＯＤＥが供給される。ＰＷＭ信号生成装置３００のその他の回路構成については、ＰＷＭ信号生成装置２００と同様であるため、その説明を省略する。

（フローチャート）
続いて、図８及び図９を用いて、ＰＷＭ信号生成装置３００の動作を説明する。図８は、ＰＷＭ信号生成装置３００の動作を示すフローチャートである。図９は、ＰＷＭ信号生成装置３００のキャリブレーション処理の詳細を示すフローチャートである。以下では、基準クロック信号ＣＬＫの周波数が２ＭＨｚである場合を例に説明する。また、上記したように、設定信号ＤＡＴＡが８ビット、第１設定信号が設定信号ＤＡＴＡの上位２ビット、第２設定信号が設定信号ＤＡＴＡの下位６ビットである場合を例に説明する。

まず、ＰＷＭ信号生成装置３００の初期設定が行われる（図８のＳ２０１）。具体的には、リセット信号ＲＳＴがアクティブ状態からノンアクティブ状態に切り替わる（即ち、リセット信号ＲＳＴが解除される）。それにより、切替制御部２０６からＬレベルの切替信号ＲＳＩＧが出力されるため、セレクタ１０１は基準クロック信号ＣＬＫ側を選択して選択信号ＤＩＮとして出力する。また、補正判定回路３０３からＬレベルのイネーブル信号ＣＲＢＥＮが出力されるため、セレクタ２０２はフルコード信号ＦＣＯＤＥを選択して選択信号ＰＣＯＤＥとして出力する。また、ゲーティング回路２０５は、出力信号ＯＴＯＵＴに関わらずＬレベルのＰＷＭ信号ＤＯを出力する。

次に、ＰＷＭ信号生成装置３００に２ＭＨｚの基準クロック信号ＣＬＫが供給される（図８のＳ２０２）。ここでは、基準クロック信号ＣＬＫが初期設定後に供給される場合を例に説明するが、これに限られない。例えば、基準クロック信号ＣＬＫは初期設定の前や初期設定中に供給されても良い。

次に、ＰＷＭ信号生成装置３００はキャリブレーション処理を行う（図８のＳ２０３）。以下、図９のフローチャートを用いて、キャリブレーション処理の詳細を説明する。

本実施の形態では、補正判定回路３０３が、遅延素子Ｄ１〜Ｄ６４に対応して１〜６４の範囲の整数値を示す補正信号ＣＲＳＩＧ２を生成する場合を例に説明する。また、本実施の形態では、ＰＷＭ信号生成装置３００が二分探索アルゴリズムを用いて補正信号ＣＲＳＩＧ２の最終的な値を決定する場合を例に説明する。

ここで、１〜６４の範囲の整数値を補正信号ＣＲＳＩＧ２によって表す場合、補正信号ＣＲＳＩＧ２の最終的な値は、以下の式（３）に示すように、二分探索アルゴリズムの検索処理が６回繰り返されることで目標値に最も近づく。

ｌｏｇ２（６４）＝６ ・・・（３）

キャリブレーション処理の初期設定（図９のＳ２０３−１）では、補正判定回路３０３は、内部カウンタ（不図示）のカウント値ｎｕｍをリセット信号ＲＳＴにより"０"に初期化する。また、補正判定回路３０３は、検索範囲の下限を示す変数をＸｍｉｎ、検索範囲の上限を示す変数をＸｍａｘとすると、初期状態をＸｍｉｎ＝０，Ｘｍａｘ＝６４に設定するとともに、検索範囲の中央値３２（＝（Ｘｍｉｎ＋Ｘｍａｘ）／２）に相当する補正信号ＣＲＳＩＧ２を出力する。それにより、セレクタ３０９は、遅延素子Ｄ３２の出力を選択して選択信号ＤＭＯＵＴとして出力する。

次に、フルコード出力回路２０１はフルコード信号ＦＣＯＤＥを出力する（図９のＳ２０３−２）。なお、フルコード出力回路２０１は、キャリブレーション処理の初期設定前からフルコード信号ＦＣＯＤＥを出力していても良い。

次に、補正判定回路３０３の内部カウンタのカウント値ｎｕｍが"６"に達するまで、ステップＳ２０３−４〜Ｓ２０３−８のループ処理（図９のＳ２０３−３）が繰り返される。つまり、ステップＳ２０３−４〜Ｓ２０３−８のループ処理（図９のＳ２０３−３）が６回繰り返される。以下、ループ処理の詳細を説明する。

まず、ＰＷＭ信号生成装置３００は、選択信号ＰＣＯＤＥ（フルコード信号ＦＣＯＤＥに相当）に基づき基準クロック信号ＣＬＫのデューティ比を調整して出力信号ＯＴＯＵＴを生成する（図９のＳ２０３−４）。ＰＷＭ信号生成装置３００による出力信号ＯＴＯＵＴの生成動作については、基本的にはＰＷＭ信号生成装置２００の場合と同様であるため、その説明を省略する。但し、ＰＷＭ信号生成装置３００では、設定信号ＤＣＯＤＥに代えて選択信号ＰＣＯＤＥが粗デューティ決定回路１０４及び微デューティ決定回路１０５に供給され、かつ、補正信号ＣＲＳＩＧ２に応じてカウンタ１０３のカウントアップ周期が設定される。

次に、補正判定回路３０３は、出力信号ＯＴＯＵＴのデューティ比が１００％に達しているか否かを判定し、判定結果に応じた補正信号ＣＲＳＩＧ２を出力する（図９の２０３−５）。例えば、基準クロック信号ＣＬＫの立ち上がり時の出力信号ＯＴＯＵＴがＬレベルの場合、補正判定回路３０３は、出力信号ＯＴＯＵＴのデューティ比が１００％に達していないと判定する（図９のＳ２０３−５のＮＯ）。この場合、補正判定回路３０３は、Ｘｍａｘの値を保持しＸｍｉｎの値をＣＲＳＩＧ２の値に設定するとともに、新たな検索範囲の中央値を新たな補正信号ＣＲＳＩＧ２として出力する（図９のＳ２０３−７）。具体的には、Ｘｍｉｎ＝０，Ｘｍａｘ＝６４，ＣＲＳＩＧ２＝３２の場合、補正判定回路３０３は、Ｘｍｉｎ＝３２，Ｘｍａｘ＝６４に設定するとともに、新たな検索範囲の中央値４８を新たな補正信号ＣＲＳＩＧ２として出力する。一方、基準クロック信号ＣＬＫの立ち上がり時の出力信号ＯＴＯＵＴがＨレベルの場合、補正判定回路３０３は、出力信号ＯＴＯＵＴのデューティ比が１００％に達していると判定する（図９のＳ２０３−５のＹＥＳ）。この場合、補正判定回路３０３は、Ｘｍｉｎの値を保持しＸｍａｘの値をＣＲＳＩＧ２として出力する（図９のＳ２０３−６）。具体的には、Ｘｍｉｎ＝０，Ｘｍａｘ＝６４，ＣＲＳＩＧ２＝３２の場合、補正判定回路３０３は、Ｘｍｉｎ＝０，Ｘｍａｘ＝３２に設定するとともに、新たな検索範囲の中央値１６を新たな補正信号ＣＲＳＩＧ２として出力する。

その後、補正判定回路３０３の内部カウンタのカウント値ｎｕｍが１つカウントアップする（図９のＳ２０３−８）。

カウント値ｎｕｍが"６"に達してステップＳ２０３−４〜Ｓ２０３−８のループ処理が完了すると、補正判定回路３０３は、再び出力信号ＯＴＯＵＴのデューティ比が１００％に達しているか否かを判定し、判定結果に応じた補正信号ＣＲＳＩＧ２を出力する（図９のＳ２０３−９）。

例えば、基準クロック信号ＣＬＫの立ち上がり時の出力信号ＯＴＯＵＴがＬレベルの場合、補正判定回路３０３は、出力信号ＯＴＯＵＴのデューティ比が１００％に達していないと判定する（図９のＳ２０３−９のＮＯ）。この場合、補正判定回路３０３は、補正信号ＣＲＳＩＧ２の値をループ処理（図９のＳ２０３−３）にて求めた値に設定する。

一方、基準クロック信号ＣＬＫの立ち上がり時の出力信号ＯＴＯＵＴがＨレベルの場合、補正判定回路３０３は、出力信号ＯＴＯＵＴのデューティ比が１００％に達していると判定する（図９のＳ２０３−９のＹＥＳ）。この場合、補正判定回路３０３は、補正信号ＣＲＳＩＧ２の値をループ処理（図９のＳ２０３−３）にて求めた値から値"１"を引いた値に決定する（図９のＳ２０３−１０）。それにより、制御対象のスイッチング回路が常にオンしてしまうことを防ぐことができる。ただし、制御対象のスイッチング回路が常にオンしても良ければ、補正判定回路３０３は、補正信号ＣＲＳＩＧ２の値をループ処理（図９のＳ２０３−３）にて求めた値に決定しても良い。

キャリブレーション処理（図８のＳ２０３）が完了すると、補正判定回路３０３は、イネーブル信号ＣＲＢＥＮをＬレベルからＨレベルに切り替える（図８のＳ２０４）。それにより、セレクタ２０２は、設定信号ＤＡＴＡ側を選択して選択信号ＰＣＯＤＥとして出力する。また、ゲーティング回路２０５は、出力信号ＯＴＯＵＴをＰＷＭ信号ＤＯとして出力する。つまり、ＰＷＭ信号生成装置３００は通常動作を開始する。

通常動作では、まず、ＰＷＭ信号生成装置３００に設定信号ＤＡＴＡが供給される（図８のＳ２０５）。ＰＷＭ信号生成装置３００は、選択信号ＰＣＯＤＥ（設定信号ＤＡＴＡに相当）に基づき基準クロック信号ＣＬＫのデューティ比を調整してＰＷＭ信号ＤＯを生成する（図８のＳ２０６）。

ＰＷＭ信号生成装置３００は、基準クロック信号ＣＬＫの供給が停止してＰＷＭ信号ＤＯの出力が停止するまでステップＳ２０５〜Ｓ２０７の処理を繰り返す。

（タイミングチャート）
続いて、図１０を用いて、ＰＷＭ信号生成装置３００の通常動作の詳細を説明する。図１０は、ＰＷＭ信号生成装置３００の通常動作を示すタイミングチャートである。以下では、基準クロック信号ＣＬＫの周波数が２ＭＨｚである場合を例に説明する。また、上記したように、設定信号ＤＡＴＡが８ビット、第１設定信号が設定信号ＤＡＴＡに上位２ビット、第２設定信号が設定信号ＤＡＴＡの下位６ビットである場合を例に説明する。さらに、補正信号ＣＲＳＩＧ２の値が"６４"を示す場合を例に説明する。

キャリブレーション処理が完了すると、補正判定回路３０３は、イネーブル信号ＣＲＢＥＮをＬレベルからＨレベルに切り替える（時刻ｔ２０）。それにより、セレクタ２０２は、設定信号ＤＡＴＡ側を選択して選択信号ＰＣＯＤＥとして出力する。また、ゲーティング回路２０５は、出力信号ＯＴＯＵＴをＰＷＭ信号ＤＯとして出力する。

なお、通常動作の初期状態では、設定信号ＤＡＴＡが"１１００００１０"（２進数）を示している。即ち、第１設定信号が"３"（１０進数）、第２設定信号が"２"（１０進数）を示している。また、カウンタ１０３のカウント値は"０"を示し、切替信号ＭＳＥＬも値"０"を示している。

また、イネーブル信号ＣＲＢＥＮが立ち上がると（時刻ｔ２０）、切替制御部２０６はＬレベルの切替信号ＲＳＩＧを出力する。それにより、セレクタ１０１は、基準クロック信号ＣＬＫを選択して選択信号ＤＩＮとして出力する。

その後のＰＷＭ信号生成装置３００の通常動作については、基本的にはＰＷＭ信号生成装置２００の通常動作と同様であるため、その説明を省略する。但し、ＰＷＭ信号生成装置３００では、設定信号ＤＣＯＤＥに代えて選択信号ＰＣＯＤＥが粗デューティ決定回路１０４及び微デューティ決定回路１０５に供給される。

このようにして、ＰＷＭ信号生成装置３００は、設定信号ＤＡＴＡに基づき基準クロック信号ＣＬＫのデューティ比を調整してＰＷＭ信号ＤＯとして出力する。

例えば、各遅延素子Ｄ１〜Ｄ６４が１．９５ｎｓの遅延量で構成された場合において、補正信号ＣＲＳＩＧ２の値が"６４"を示す場合、カウンタ１０３のカウントアップ周期は１２４．８ｎｓ（＝１．９５ｎｓ×６４個）となる。また、例えば、補正信号ＣＲＳＩＧ２の値が"６３"を示す場合、カウンタ１０３のカウントアップ周期は１２２．８５ｎｓ（＝１．９５ｎｓ×６３個）となる。本実施の形態にかかるＰＷＭ信号生成装置３００は、ＰＷＭ信号ＤＯを１．９５ｎｓの分解能（８ビット分解能）で生成することができる。

このように、本実施の形態にかかるＰＷＭ信号生成装置３００は、ＰＷＭ信号生成装置２００の場合と同等の効果を奏することができる。さらに、ＰＷＭ信号生成装置２００では二分探索アルゴリズムの検索処理回数が８回であるのに対し、ＰＷＭ信号生成装置３００では二分探索アルゴリズムの検索処理回数が６回である。したがって、ＰＷＭ信号生成装置３００は、キャリブレーション処理に要する時間を短縮することができる。

＜実施の形態４＞
本実施の形態では、実施の形態１〜３にかかるＰＷＭ信号生成装置のスイッチング電源への適用事例について説明する。以下では、代表して、ＰＷＭ信号生成装置２００がスイッチング電源に適用された場合について説明する。

図１１は、ＰＷＭ信号生成装置２００が適用されたスイッチング電源装置１の構成例を示す図である。図１１に示すスイッチング電源装置１は、出力電圧ＶＯＵＴの変動に応じてＰＷＭ信号ＤＯのデューティ比を変化させることにより、当該出力電圧ＶＯＵＴの変動を抑制している。以下、具体的に説明する。

図１１に示すスイッチング電源装置１は、制御部１０と、直流変換部２０と、を備える。制御部１０は、ＰＷＭ信号生成装置２００と、クロック生成部１１と、演算部１２と、ＡＤ変換部１３と、を有する。直流変換部２０は、スイッチ回路２１と、整流平滑回路２２と、電圧検出回路２３と、を有する。なお、図１１には、スイッチング電源装置１の出力電圧ＶＯＵＴが供給される負荷３０も示されている。

直流変換部２０は、入力電圧ＶＩＮをＰＷＭ信号ＤＯのデューティ比に応じた電圧レベルまで昇圧又は降圧し、出力電圧ＶＯＵＴとして生成する。

直流変換部２０において、スイッチ回路２１は、ＰＷＭ信号ＤＯに基づきオンオフすることにより、入力電圧ＶＩＮを昇圧又は降圧してスイッチング電圧ＬＸとして出力する。整流平滑回路２２は、スイッチング電圧ＬＸを整流して平滑化した後、出力電圧ＶＯＵＴとして出力する。この出力電圧ＶＯＵＴは負荷３０に供給される。また。電圧検出回路２３は、出力電圧ＶＯＵＴを検出して検出結果ＶＦＢを出力する。より具体的には、電圧検出回路２３は、出力電圧ＶＯＵＴを抵抗分圧して検出結果ＶＦＢとして出力する。

制御部１０は、出力電圧ＶＯＵＴに応じたデューティ比のＰＷＭ信号ＤＯを生成する。

制御部１０において、クロック生成部１１は、基準クロック信号ＣＬＫ及びクロック信号ＯＰＣＬＫを生成する。ＡＤ変換部１３は、ＰＷＭ信号生成装置２００にて生成されるイネーブル信号ＣＲＢＥＮがＨレベルの場合にＡＤ変換処理を実行し、イネーブル信号ＣＲＢＥＮがＬレベルの場合にＡＤ変換処理を停止する。ＡＤ変換部１３は、イネーブル信号ＣＲＢＥＮがＨレベルの場合に、基準クロック信号ＣＬＫに同期して検出結果ＶＦＢをディジタル信号ＡＤＤＡＴＡに変換して出力する。演算部１２は、イネーブル信号ＣＲＢＥＮがＨレベルの場合にＰＩＤ制御等の任意の制御アルゴリズムにて演算処理を実行し、イネーブル信号ＣＲＢＥＮがＬレベルの場合に演算処理を停止する。演算部１２は、イネーブル信号ＣＲＢＥＮがＨレベルの場合に、クロック信号ＯＰＣＬＫに同期してディジタル信号ＡＤＤＡＴＡに応じた設定信号ＤＡＴＡを出力する。そして、ＰＷＭ信号生成装置２００は、設定信号ＤＡＴＡに基づき基準クロック信号ＣＬＫのデューティ比を調整してＰＷＭ信号ＤＯとして出力する。

（タイミングチャート）
続いて、図１２を用いて、スイッチング電源装置１の動作を説明する。図１２は、スイッチング電源装置１の通常動作を示すタイミングチャートである。

まず、ＰＷＭ信号生成装置２００のキャリブレーション処理が完了すると、イネーブル信号ＣＲＢＥＮが立ち上がる（時刻ｔ３０）。それにより、演算部１２及びＡＤ変換部１３は動作を開始する。

ＡＤ変換部１３は、電圧検出回路２３の検出結果ＶＦＢをサンプリングしてディジタル信号ＡＤＤＡＴＡ（値"ＡＮ１"）に変換する（時刻ｔ３１）。演算部１２は、ディジタル信号ＡＤＤＡＴＡ（値"ＡＮ１"）に応じた設定信号ＤＡＴＡ（値"ＤＮ１"）を出力する（時刻ｔ３２）。ＰＷＭ信号生成装置２００は、設定信号ＤＡＴＡ（値"ＤＮ１"）に応じたデューティ比のＰＷＭ信号ＤＯを出力する。直流変換部２０は、入力電圧ＶＩＮをＰＷＭ信号ＤＯのデューティ比に応じた電圧レベルまで昇圧又は降圧して出力電圧ＶＯＵＴとして出力する（時刻ｔ３３）。

次に、ＡＤ変換部１３は、電圧検出回路２３の検出結果ＶＦＢをサンプリングしてディジタル信号ＡＤＤＡＴＡ（値"ＡＮ２"）に変換する（時刻ｔ３４）。演算部１２は、ディジタル信号ＡＤＤＡＴＡ（値"ＡＮ２"）に応じた設定信号ＤＡＴＡ（値"ＤＮ２"）を出力する（時刻ｔ３５）。ＰＷＭ信号生成装置２００は、設定信号ＤＡＴＡ（値"ＤＮ２"）に応じたデューティ比のＰＷＭ信号ＤＯを出力する。直流変換部２０は、入力電圧ＶＩＮをＰＷＭ信号ＤＯのデューティ比に応じた電圧レベルまで昇圧又は降圧して出力電圧ＶＯＵＴとして出力する（時刻ｔ３６）。このような動作が繰り返される。

このように、本実施の形態にかかるスイッチング電源装置１は、出力電圧ＶＯＵＴの変動に応じてＰＷＭ信号ＤＯのデューティ比を変化させることにより、当該出力電圧ＶＯＵＴの変動を抑制している。

ここで、スイッチング電源装置１に適用されたＰＷＭ信号生成装置２００は、前述のように高分解能のＰＷＭ信号ＤＯを生成することができる。そのため、スイッチング電源装置１は、精度の高い出力電圧ＶＯＵＴを生成することができる。

また、スイッチング電源装置１に適用されたＰＷＭ信号生成装置２００は、低消費電力で動作する。それにより、スイッチング電源装置１は、自己消費電流を小さくすることができるため、電源変換効率を向上させることができる。

本実施の形態では、ＰＷＭ信号生成装置２００がスイッチング電源装置１に適用された場合を例に説明したが、これに限られない。ＰＷＭ信号生成装置１００又はＰＷＭ信号生成装置３００がスイッチング電源装置１に適用されても良い。

以上のように、上記実施の形態にかかるＰＷＭ信号生成装置は、複数の遅延素子及びカウンタを用いて基準クロック信号ＣＬＫのデューティ比を調整することにより、高周波のクロック信号を用いることなく高分解能のＰＷＭ信号を生成する。それにより、上記実施の形態にかかるＰＷＭ信号生成装置は、関連する技術と異なり高周波のクロック信号を生成するクロック信号生成回路を別途設ける必要が無いため、消費電力の増大及び回路規模の増大を抑制することができる。

さらに、上記実施の形態にかかるＰＷＭ信号生成装置は、通常動作前にキャリブレーション処理を実施することにより複数の遅延素子の特性ばらつきの影響を抑制することができるため、より高分解能のＰＷＭ信号ＤＯを生成することができる。

上記実施の形態では、８ビット幅の設定信号ＤＡＴＡのうち上位２ビットが第１設定信号として用いられ、下位６ビットが第２設定信号として用いられる場合を例に説明したが、これに限られない。８ビット幅の設定信号ＤＡＴＡのうち任意のビットが第１設定信号として用いられ、残りのビットが第２設定信号として用いられる構成に適宜変更可能である。どのように割り振られても、同等の分解能のＰＷＭ信号ＤＯの生成が可能である。

なお、遅延付加部を構成する遅延素子の数は、第２設定信号のビット幅に基づき決定される。例えば、第２設定信号のビット幅が４ビット幅である場合、遅延付加部を構成する遅延素子の数は１６個（＝２＾４）となる。

また、上記実施の形態では、設定信号ＤＡＴＡのビット幅が８ビット幅である場合を例に説明したが、これに限られない。設定信号ＤＡＴＡのビット幅は適宜変更可能である。

また、上記実施の形態では、ＰＷＭ信号生成装置が二分探索アルゴリズムを用いて補正信号ＣＲＳＩＧ（又はＣＲＳＩＧ２）の最終的な値を決定する場合を例に説明したが、これに限られない。ＰＷＭ信号生成装置は、線形探索アルゴリズム等の他の検索アルゴリズムを用いて補正信号ＣＲＳＩＧ（又はＣＲＳＩＧ２）の最終的な値を決定する構成に適宜変更可能である。なお、線形探索アルゴリズムでは、検索範囲の最大値から最小値まで順に目標値と比較される。そして、目標値に最も近い値が最終的な値に決定する。

また、実施の形態２にかかるＰＷＭ信号生成装置２００は、複数の遅延素子のみを用いて基準クロック信号ＣＬＫのデューティ比を調整しＰＷＭ信号を生成する構成に適宜変更可能である。具体的には、実施の形態２にかかるＰＷＭ信号生成装置２００は、セレクタ１０１、切替制御部２０６、カウンタ１０３、粗デューティ決定回路１０４及び微デューティ決定回路１０５を有しない構成に適宜変更可能である。この場合、遅延付加部１０２には基準クロック信号ＣＬＫが直接供給される。また、セレクタ１０７には設定信号ＤＣＯＤＥの下位６ビットが切替信号ＭＳＥＬとして直接供給される。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１ スイッチング電源装置
１０ 制御部
２０ 直流変換部
３０ 負荷
１１ クロック生成部
１２ 演算部
１３ ＡＤ変換部
２１ スイッチ回路
２２ 整流平滑回路
２３ 電圧検出回路
１００ ＰＷＭ信号生成装置
１０１ セレクタ
１０２ 遅延付加部
１０３ カウンタ
１０４ 粗デューティ決定回路
１０５ 微デューティ決定回路
１０６ 切替制御部
１０７ セレクタ
１０８ 出力回路
２００ ＰＷＭ信号生成装置
２０１ フルコード出力回路
２０２ セレクタ
２０３ 補正判定回路
２０４ コード調整回路
２０５ ゲーティング回路
２０６ 切替制御部
３０３ 補正判定回路
３０９ セレクタ
Ｄ１〜Ｄ６４ 遅延素子

Claims (20)

1. 基準クロック又は遅延信号を選択的に出力する第１選択部と、
   直列接続された複数の遅延素子により構成され、前記第１選択部の出力に遅延を付加して前記遅延信号として出力する遅延付加部と、
   前記遅延信号に基づいてカウントアップ動作するカウンタと、
   前記カウンタのカウント値と第１設定信号の値とが一致した場合に一致信号を出力する一致検出部と、
   前記一致検出部から前記一致信号が出力されている場合に前記複数の遅延素子の何れかの出力を第２設定信号に基づき選択して出力する第２選択部と、
   前記基準クロック及び前記第２選択部の出力に応じたＰＷＭ信号を生成する信号生成部と、を備えた半導体装置。
2. 前記第１選択部は、リセット信号の解除に同期して前記基準クロックを選択して出力し、前記リセット信号の解除後、前記複数の遅延素子のうち所定の遅延素子の出力の最初の論理値変化に同期して前記遅延信号を選択して出力する、請求項１に記載の半導体装置。
3. 前記第１選択部は、前記カウンタのカウント値と前記第１設定信号の値とが一致したことに同期して前記基準クロックを選択して出力する、請求項２に記載の半導体装置。
4. 前記一致検出部から前記一致信号が出力されている場合に、前記第２設定信号に応じた切替信号を出力する切替制御部をさらに備え、
   前記第２選択部は、前記複数の遅延素子の何れかの出力を当該切替信号に基づき選択して出力する、請求項１に記載の半導体装置。
5. 前記ＰＷＭ信号のデューティ比と前記第１及び前記第２設定信号により決定されるデューティ比との差分を検出し、その検出結果に基づいて前記ＰＷＭ信号のデューティ比を調整する信号補正部をさらに備えた請求項１に記載の半導体装置。
6. 前記信号補正部は、
   前記ＰＷＭ信号のデューティ比が前記第１及び前記第２設定信号により決定されるデューティ比に達しているか否かを判定する判定部と、
   前記判定部の判定結果に基づいて前記ＰＷＭ信号のデューティ比を調整する調整部と、を備えた請求項５に記載の半導体装置。
7. 前記調整部は、前記第１及び前記第２設定信号に対し前記判定結果に応じた係数を乗算して出力することにより、前記ＰＷＭ信号のデューティ比を調整する、請求項６に記載の半導体装置。
8. 前記調整部は、第３選択部であって、前記複数の遅延素子の何れかの出力を前記判定結果に基づいて選択し前記遅延信号として出力することにより、前記ＰＷＭ信号のデューティ比を調整する、請求項６に記載の半導体装置。
9. 前記調整部は、
   前記ＰＷＭ信号のデューティ比が前記第１及び前記第２設定信号により決定されるデューティ比に達していない場合、前記ＰＷＭ信号のデューティ比の下限値及び上限値の中央値を新たな下限値に設定するとともに、前記ＰＷＭ信号のデューティ比を前記新たな下限値及び前記上限値の中央値に調整し、
   前記ＰＷＭ信号のデューティ比が前記第１及び前記第２設定信号により決定されるデューティ比に達している場合、前記ＰＷＭ信号のデューティ比の下限値及び上限値の中央値を新たな上限値に設定するとともに、前記ＰＷＭ信号のデューティ比を前記下限値及び前記新たな上限値の中央値に調整する、請求項６に記載の半導体装置。
10. 前記調整部は、前記第１及び前記第２設定信号に対し前記判定結果に応じた係数を乗算して出力することにより、前記ＰＷＭ信号のデューティ比を調整し、
    前記判定部による判定及び前記調整部による調整は、前記第１及び前記第２設定信号のそれぞれのビット幅に基づき決定される回数繰り返される、請求項９に記載の半導体装置。
11. 前記調整部は、第３選択部であって、前記複数の遅延素子の何れかの出力を前記判定結果に基づいて選択し前記遅延信号として出力することにより、前記ＰＷＭ信号のデューティ比を調整し、
    前記判定部による判定及び前記調整部による調整は、前記複数の遅延素子の数に基づいて決定される回数繰り返される、請求項９に記載の半導体装置。
12. 直列接続された複数の遅延素子により構成され、基準クロックに遅延を付加して遅延信号として出力する遅延付加部と、
    前記複数の遅延素子の何れかの出力を設定信号に基づき選択して出力する選択部と、
    前記基準クロック及び前記選択部の出力に応じたＰＷＭ信号を生成する信号生成部と、
    前記ＰＷＭ信号のデューティ比と前記設定信号により決定されるデューティ比との差分を検出し、その検出結果に基づいて前記ＰＷＭ信号のデューティ比を調整する信号補正部と、を備えた半導体装置。
13. 前記信号補正部は、
    前記ＰＷＭ信号のデューティ比が前記設定信号により決定されるデューティ比に達しているか否かを判定する判定部と、
    前記判定部の判定結果に基づいて前記ＰＷＭ信号のデューティ比を調整する調整部と、を備えた請求項１２に記載の半導体装置。
14. 請求項１に記載の半導体装置と、
    入力電圧を前記半導体装置から出力された前記ＰＷＭ信号のデューティ比に応じた電圧レベルまで昇圧又は降圧し出力電圧として出力する直流変換部と、
    前記出力電圧に応じた電圧をディジタル信号に変換するＡＤ変換部と、
    前記ディジタル信号に応じた前記第１及び前記第２設定信号を生成する演算部と、を備えたスイッチング電源装置。
15. 基準クロック又は遅延信号を選択的に出力する第１選択部と、
    直列接続された複数の遅延素子により構成され、前記第１選択部の出力に遅延を付加して前記遅延信号として出力する遅延付加部と、
    前記遅延信号に基づいてカウントアップ動作するカウンタと、
    前記カウンタのカウント値と第１設定信号の値とが一致した場合に一致信号を出力する一致検出部と、
    前記一致検出部から前記一致信号が出力されている場合に前記複数の遅延素子の何れかの出力を第２設定信号に基づき選択して出力する第２選択部と、
    前記基準クロック及び前記第２選択部の出力に応じたＰＷＭ信号を生成する信号生成部と、を備えた半導体装置のキャリブレーション方法であって、
    前記ＰＷＭ信号のデューティ比が前記第１及び前記第２設定信号により決定されるデューティ比に達しているか否かを判定し、
    その判定結果に基づいて前記ＰＷＭ信号のデューティ比を調整する、半導体装置のキャリブレーション方法。
16. 前記第１及び前記第２設定信号に対し前記判定結果に応じた係数を乗算して出力することにより、前記ＰＷＭ信号のデューティ比を調整する、請求項１５に記載の半導体装置のキャリブレーション方法。
17. 前記複数の遅延素子の何れかの出力を前記判定結果に基づいて選択し前記遅延信号として出力することにより、前記ＰＷＭ信号のデューティ比を調整する、請求項１５に記載の半導体装置のキャリブレーション方法。
18. 前記ＰＷＭ信号のデューティ比が前記第１及び前記第２設定信号により決定されるデューティ比に達していない場合、前記ＰＷＭ信号のデューティ比の下限値及び上限値の中央値を新たな下限値に設定するとともに、前記ＰＷＭ信号のデューティ比を前記新たな下限値及び前記上限値の中央値に調整し、
    前記ＰＷＭ信号のデューティ比が前記第１及び前記第２設定信号により決定されるデューティ比に達している場合、前記ＰＷＭ信号のデューティ比の下限値及び上限値の中央値を新たな上限値に設定するとともに、前記ＰＷＭ信号のデューティ比を前記下限値及び前記新たな上限値の中央値に調整する、請求項１５に記載の半導体装置のキャリブレーション方法。
19. 前記ＰＷＭ信号のデューティ比が前記第１及び前記第２設定信号により決定されるデューティ比に達しているか否かを判定する判定処理と、前記第１及び前記第２設定信号に対し前記判定結果に応じた係数を乗算して出力することにより前記ＰＷＭ信号のデューティ比を調整する調整処理と、を前記第１及び前記第２設定信号のそれぞれのビット幅に基づき決定される回数繰り返す、請求項１８に記載の半導体装置のキャリブレーション方法。
20. 前記ＰＷＭ信号のデューティ比が前記第１及び前記第２設定信号により決定されるデューティ比に達しているか否かを判定する判定処理と、前記複数の遅延素子の何れかの出力を前記判定結果に基づいて選択し前記遅延信号として出力することにより前記ＰＷＭ信号のデューティ比を調整する調整処理と、を前記複数の遅延素子の数に基づいて決定される回数繰り返す、請求項１８に記載の半導体装置のキャリブレーション方法。

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