JP5717680B2

JP5717680B2 - Ｄｃ−ｄｃ変換器およびその制御回路

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Publication number: JP5717680B2
Application number: JP2012064482A
Authority: JP
Inventors: 石圭白; 野武司上; 川太一小; 倉哲朗板
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-03-21
Filing date: 2012-03-21
Publication date: 2015-05-13
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Also published as: JP2013198335A; US20130249517A1; US8604766B2

Description

本発明の実施形態は、デジタル制御のＤＣ−ＤＣ変換器およびその制御回路に関する。

低消費電力化および半導体集積化などを目的として、デジタル制御ＤＣ−ＤＣ変換器が普及している。デジタル制御ＤＣ−ＤＣ変換器では、出力電圧と基準電圧との電圧差に応じたデューティ比のパルス幅変調信号をＤＰＷＭ回路で生成し、このパルス幅変調信号に基づいて入力電圧をスイッチングして矩形波電圧を生成し、生成した矩形波電圧をローパスフィルタで平滑化して出力電圧を生成する。

デジタル制御ＤＣ−ＤＣ変換器では、信号帯域を広げるのが容易ではない。これは、デジタル制御ＤＣ−ＤＣ変換器の内部に設けられるＡＤＣやＤＰＷＭ回路等で遅延が生じ、遅延の影響が少ない低周波数に信号帯域を制限する必要があるためである。

特に、ＤＰＷＭ回路は、デジタルランプ波信号とデューティ信号を比較した結果に基づいてパルス幅変調信号を生成しており、デジタルランプ波信号のサンプリング周波数とデューティ信号のデューティ比に応じた遅延時間がＤＰＷＭ回路の入出力間に生じてしまう。ＤＰＷＭ回路に遅延が生じると、負荷変動が生じた際に、出力電圧を迅速に制御できず、出力電圧が大きく変動してしまうおそれがある。

このような不具合を防止するために、負荷変動が生じた際には、ＴＯＣ（Time-Optimal Control）制御に切り替えて出力電圧を迅速に復帰させる技術も提案されているが、ＤＣ−ＤＣ変換器内のインダクタやキャパシタなどの素子値を正確に把握しておかないと、精度の高い制御を行えない。素子値は温度等の環境条件によっても変化するため、精度の高い制御は困難である。

Zhenyu Zhao, Aleksandar Prodic, "Continuous-Time Digital Controller for High-Frequency DC-DC Converters", IEEE Transactions on Power Electronics, Vol. 23, No. 2, March 2008

本実施形態は、環境条件に左右されずに、簡易な制御で負荷変動に対する高速応答性を実現可能なＤＣ−ＤＣ変換器およびその制御回路を提供するものである。

本実施形態によれば、パルス幅変調信号に応じたデューティ比で入力電圧を周期的にスイッチングして矩形波電圧を生成し、この矩形波電圧をローパスフィルタにて直流の出力電圧に変換するＤＣ−ＤＣ変換器の制御回路であって、
前記出力電圧と基準電圧との電圧差に応じたデジタル電圧差信号を生成する電圧差信号生成器と、
前記デジタル電圧差信号に基づいて、前記パルス幅変調信号のデューティ比を決定するためのデジタルＰＩＤ信号を生成するＰＩＤ制御器と、
前記デジタル電圧差信号に基づいて、前記パルス幅変調信号の位相を決定するためのデジタル位相制御信号を生成する位相制御器と、
前記デジタルＰＩＤ信号および前記デジタル位相制御信号に基づいて、前記パルス幅変調信号を生成するＰＷＭ生成器と、を備えることを特徴とするＤＣ−ＤＣ変換器の制御回路が提供される。

第１の実施形態に係るＤＣ−ＤＣ変換器１の概略構成を示す回路図。（ａ）と（ｂ）は図１のＤＰＷＭ１５から出力されるＰＷＭ信号の波形図。第２の実施形態に係るＤＣ−ＤＣ変換器１の概略構成を示すブロック図。（ａ）〜（ｄ）は図３のＤＣ−ＤＣ変換器１のタイミング波形図。第１および第２の実施形態に係るＤＣ−ＤＣ変換器１に適用可能なＤＰＷＭ１５の内部構成の一例を示すブロック図。図５に示すＤＰＷＭ１５のタイミング波形図。第１および第２の実施形態に係るＤＣ−ＤＣ変換器１に適用可能なＤＰＷＭ１５の内部構成の一例を示すブロック図。第５の実施形態に係るＤＣ−ＤＣ変換器１の内部構成を示すブロック図。第６の実施形態に係るＤＣ−ＤＣ変換器１の内部構成を示すブロック図。図９のＤＣ−ＤＣ変換器１のタイミング波形図。図１０とは別の例の図９のＤＣ−ＤＣ変換器１のタイミング波形図。第７の実施形態に係るＤＣ−ＤＣ変換器１の内部構成を示すブロック図。第７の実施形態の一変形例に係るＤＣ−ＤＣ変換器１の内部構成を示すブロック図。図１３をより具体化したＤＣ−ＤＣ変換器１の内部構成を示すブロック図。

以下、図面を参照しながら、本発明の実施形態を説明する。

（第１の実施形態）
図１は第１の実施形態に係るＤＣ−ＤＣ変換器１の概略構成を示す回路図である。図１のＤＣ−ＤＣ変換器１は、パワー段回路２と、制御回路３とを備えている。パワー段回路２は、パルス幅変調信号に応じたデューティ比で入力電圧を周期的にスイッチングして矩形波電圧を生成するハイサイドスイッチ４およびローサイドスイッチ５と、矩形波電圧を平滑化して出力電圧を生成するローパスフィルタ６とを有する。パワー段回路２の出力端子と接地線との間には負荷７が接続される。

ハイサイドスイッチ４のゲートには、制御回路３から出力されたパルス幅変調信号（以下、ＰＷＭ信号）が入力される。ローサイドスイッチ５のゲートには、ＰＷＭ信号をインバータ８で反転した信号が入力される。

ハイサイドスイッチ４のドレインには入力電圧が印加され、ソースはローパスフィルタ６の入力端とローサイドスイッチ５のドレインに接続されている。ローサイドスイッチ５のソースは接地されている。

ローパスフィルタ６は、ハイサイドスイッチ４のドレインとパワー段回路２の出力端子との間に接続されるインダクタＬと、この出力端子と接地線との間に接続されるキャパシタＣとを有する。

制御回路３は、Ａ／Ｄ変換器（以下ＡＤＣ）１１と、比較器（電圧差信号生成器）１２と、ＰＩＤ制御器１３と、位相制御器１４と、ＰＷＭ生成器（以下ＤＰＷＭ）１５とを有する。

ＡＤＣ１１は、パワー段回路２から出力された出力電圧をデジタル出力電圧信号に変換する。比較器１２は、デジタル出力電圧信号に基づいて、出力電圧と基準電圧との電圧差に対応するデジタル電圧差信号を生成する。

ＰＩＤ制御器１３は、デジタル電圧差信号に基づいて、ＰＷＭ信号のデューティ比を決定するためのデジタルＰＩＤ信号を生成する。より詳細には、ＰＩＤ制御器１３は、デジタル電圧差信号に基づいて、比例制御演算と、積分制御演算と、微分制御演算とを行い、これらの演算結果を合成したデジタルＰＩＤ信号を生成する。

位相制御器１４は、デジタル電圧差信号に基づいて、ＰＷＭ信号の位相を決定するためのデジタル位相制御信号を生成する。

このように、本実施形態では、ＰＷＭ信号の位相を位相制御器１４で決定し、ＰＷＭ信号のデューティをＰＩＤ制御器１３で決定する。

図２は図１のＤＰＷＭ１５から出力されるＰＷＭ信号の波形図である。図２（ａ）はＰＷＭ信号の立ち下がりエッジのタイミングをデジタルＰＩＤ信号に応じて可変させる例を示し、図２（ｂ）はＰＷＭ信号の立ち上がりエッジのタイミングをデジタルＰＩＤ信号に応じて可変させる例を示す。

図２（ａ）と図２（ｂ）のいずれにおいても、クロック信号ＣＬＫの立ち上がりエッジから、ＰＷＭ信号の立ち下がりエッジまたは立ち上がりエッジまでの遅延時間が短いことを特徴とする。

負荷変動が生じると、それに応じて出力電圧が変化し、デジタルＰＩＤ信号の大きさも変化する。そして、出力電圧を元の電圧レベルに復帰させるべく、ＰＷＭ信号のパルス幅が調整される。例えば、図２（ａ）の場合は負荷変動に応じてＰＷＭ信号の立ち下がりエッジのタイミングを変化させ、図２（ｂ）の場合は負荷変動に応じてＰＷＭ信号の立ち上がりエッジのタイミングを変化させる。

負荷変動に応じて、立ち下がりエッジと立ち上がりエッジのどちらのタイミングを変化させるかは、後に詳述するように、デジタルＰＩＤ信号により決められる。本明細書では、ＰＷＭ信号の立ち下がりエッジのタイミングを変化させることをトレイリング・エッジ変調と呼び、ＰＷＭ信号の立ち上がりエッジのタイミングを変化させることをリーディング・エッジ変調と呼ぶ。

上述したように、本実施形態では、デジタルＰＩＤ信号によって、トレイリング・エッジ変調とリーディング・エッジ変調のいずれか一方を選択し、クロック信号の立ち上がりエッジから、ＰＷＭ信号の立ち下がりエッジまたは立ち上がりエッジまでの遅延時間が短くなるような制御を行うため、負荷変動による出力電圧の変化を迅速に抑制でき、負荷変動に対する応答性が向上する。

クロック信号の立ち上がりエッジから、ＰＷＭ信号の立ち下がりエッジまたは立ち上がりエッジまでの遅延時間の制御は、位相制御器１４が生成するデジタル位相制御信号により行われる。位相制御器１４は、デジタル電圧差信号の大きさを考慮に入れて、ＰＷＭ信号の遅延時間を制御する。

位相制御器１４は、雑音によりデジタルＰＩＤ信号が変化することを考慮に入れて、若干の余裕を持たせて図２に示す遅延時間を設定する。

このように、第１の実施形態では、クロック信号の立ち上がりエッジからＰＷＭ信号の立ち上がりエッジまでの遅延時間を位相制御器１４により制御して、遅延時間ができるだけ短くなるようにするため、負荷変動時に迅速に出力電圧を元の電圧に戻すことができ、負荷変動に対する応答性が向上する。

特に、本実施形態では、ＤＣ−ＤＣ変換器１内のインダクタやキャパシタ等の素子値を用いずに、負荷変動の情報だけで制御を行うため、温度等の環境条件に依存することなく、負荷変動に対する応答性を向上できる。

（第２の実施形態）
以下に説明する第２の実施形態は、２種類の鋸波信号を用いてＰＷＭ信号を生成するものである。

図３は第２の実施形態に係るＤＣ−ＤＣ変換器１の概略構成を示すブロック図である。図３では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

図３のＤＣ−ＤＣ変換器１は、図１のＤＰＷＭ１５の内部構成を具体化したものである。図３のＤＰＷＭ１５は、トレイリング・エッジＤＰＷＭ（第１比較器）２１と、リーディング・エッジＤＰＷＭ（第２比較器）２２と、ＰＷＭ選択器２３とを有する。

トレイリング・エッジＤＰＷＭ２１は、トレイリング・エッジを持つ第１鋸波信号とデジタルＰＩＤ信号との信号レベルを比較して、第１ＰＷＭ候補信号を生成する。リーディング・エッジＤＰＷＭ２２は、リーディング・エッジを持つ第２鋸波信号とデジタルＰＩＤ信号との信号レベルを比較して、第２ＰＷＭ候補信号を生成する。

ＰＷＭ選択器２３は、デジタル位相制御信号に基づいて、第１ＰＷＭ候補信号と第２ＰＷＭ候補信号とのいずれか一方を選択し、選択した信号がＰＷＭ信号となる。

ＰＷＭ選択器２３から出力されるＰＷＭ信号はデジタル信号であるため、Ａ／Ｄ変換器（以下ＡＤＣ）１６でアナログのＰＷＭ信号に変換した上で、パワー段回路２に供給する。

図４は図３のＤＣ−ＤＣ変換器１のタイミング波形図である。図４（ａ）は負荷電流が減少する場合にトレイリング・エッジ変調を行う例を示している。負荷電流が減少すると、出力電圧が増大し、デジタルＰＩＤ信号も大きくなる。この場合、トレイリング・エッジＤＰＷＭ２１は、クロック信号ＣＬＫの立ち上がりエッジ付近で、第１鋸波信号の信号レベルがデジタルＰＩＤ信号をわずかに下回るように、第１鋸波信号の位相を調整する。これにより、図４（ａ）に示すように、クロック信号ＣＬＫの立ち上がりエッジから、わずかな遅延時間ＴDPWMで、ＰＷＭ信号の立ち下がりエッジが現れて、トレイリング・エッジ変調が行われる。次の周期（時刻ｔ１〜ｔ２）になると、デジタルＰＩＤ信号の信号レベルが高くなり、それに応じて、遅延時間ＴDPWMも少し長くなる。このように、負荷電流が減少する場合は、トレイリング・エッジ変調によって、遅延時間ＴDPWMを短めに抑えられるため、トレイリング・エッジ変調が有効であることがわかる。

図４（ｂ）は負荷電流が増加する場合にトレイリング・エッジ変調を行う例を示している。負荷電流が増加すると、出力電圧は減少し、デジタルＰＩＤ信号も小さくなる。この場合、トレイリング・エッジＤＰＷＭ２１は、クロック信号ＣＬＫの立ち上がりエッジ付近で、第１鋸波信号の信号レベルがデジタルＰＩＤ信号をわずかに下回るように、第１鋸波信号の位相を調整する。これにより、図４（ｂ）に示すように、クロック信号ＣＬＫの立ち上がりエッジから、わずかな遅延時間ＴDPWMで、ＰＷＭ信号の立ち下がりエッジが現れて、トレイリング・エッジ変調が行われる。次の周期（時刻ｔ１〜ｔ２）になると、デジタルＰＩＤ信号の信号レベルが低くなり、それに応じて、遅延時間ＴDPWMは大幅に長くなってしまう。したがって、負荷電流が増加する場合は、遅延時間ＴDPWMが極端に長くなることがあるため、トレイリング・エッジ変調は有効でないことがわかる。

図４（ｃ）は負荷電流が減少する場合にリーディング・エッジ変調を行う例を示している。負荷電流が減少すると、出力電圧は上昇し、デジタルＰＩＤ信号も大きくなる。この場合、リーディング・エッジＤＰＷＭ２２は、クロック信号ＣＬＫの立ち上がりエッジ付近で、第２鋸波信号の信号レベルがデジタルＰＩＤ信号をわずかに上回るように、第２鋸波信号の位相を調整する。これにより、図４（ｃ）に示すように、クロック信号ＣＬＫの立ち上がりエッジから、わずかな遅延時間ＴDPWMで、ＰＷＭ信号の立ち上がりエッジが現れて、リーディング・エッジ変調が行われる。次の周期（時刻ｔ１〜ｔ２）になると、デジタルＰＩＤ信号の信号レベルが低くなり、それに応じて、遅延時間ＴDPWMは大幅に長くなってしまう。したがって、負荷電流が減少する場合は、遅延時間ＴDPWMが極端に長くなることがあるため、リーディング・エッジ変調は有効でないことがわかる。

図４（ｄ）は負荷電流が増加する場合にリーディング・エッジ変調を行う例を示している。負荷電流が増加すると、出力電圧は低下し、デジタルＰＩＤ信号も小さくなる。この場合、リーディング・エッジＤＰＷＭ２２は、クロック信号ＣＬＫの立ち上がりエッジ付近で、第２鋸波信号の信号レベルがデジタルＰＩＤ信号をわずかに上回るように、第２鋸波信号の位相を調整する。これにより、図４（ｄ）に示すように、クロック信号ＣＬＫの立ち上がりエッジから、わずかな遅延時間ＴDPWMで、ＰＷＭ信号の立ち上がりエッジが現れて、リーディング・エッジ変調が行われる。次の周期（時刻ｔ１〜ｔ２）になると、デジタルＰＩＤ信号の信号レベルが低くなり、それに応じて、遅延時間ＴDPWMはわずかに長くなる。このように、負荷電流が増加する場合は、遅延時間ＴDPWMが極端に長くなることはないため、リーディング・エッジ変調が有効であることがわかる。

以上をまとめると、負荷電流が減少する場合はトレイリング・エッジ変調が有効で、負荷電流が増加する場合はリーディング・エッジ変調が有効である。したがって、位相制御器１４は、デジタル電圧差信号に基づいて、負荷電流が増加または減少することを検知し、増加する場合にはトレイリング・エッジ変調を選択し、減少する場合にはリーディング・エッジ変調を選択するよう、ＰＷＭ選択器２３に指示する。

このように、第２の実施形態では、トレイリング・エッジを持つ第１鋸波信号を利用してトレイリング・エッジ変調を行うトレイリング・エッジＤＰＷＭ２１と、リーディング・エッジを持つ第２鋸波信号を利用してリーディング・エッジ変調を行うリーディング・エッジＤＰＷＭ２２と、両ＤＰＷＭ１５のいずれか一方の出力を選択するＰＷＭ選択器２３とを有するため、負荷電流が増加するか減少するかによって、トレイリング・エッジ変調とリーディング・エッジ変調を使い分けることができる。これにより、ＰＷＭ信号生成時の遅延時間を短縮でき、負荷変動に対する応答性が向上する。

（第３の実施形態）
以下に説明する第３の実施形態は、デジタルカウンタを用いてＤＰＷＭ１５を構成するものである。

図５は上述した第１および第２の実施形態に係るＤＣ−ＤＣ変換器１に適用可能なＤＰＷＭ１５の内部構成の一例を示すブロック図である。図５のＤＰＷＭ１５は、デジタルランプ波信号を生成するデジタルランプ波生成器２４と、デジタルランプ波信号とデジタルＰＩＤ信号とを比較する比較器２５とを有する。

デジタルランプ波生成器２４は、例えばデジタルカウンタで構成され、位相制御器１４からのデジタル位相制御信号により、カウント値がクリアされて初期値に戻る。

図６は図５に示すＤＰＷＭ１５のタイミング波形図である。デジタルランプ波生成器２４は、デジタル位相制御信号がハイになった時点で、クリアされて初期値に戻り、その後、初期値からカウントアップを行う。比較器２５は、デジタルランプ波生成器２４でカウントアップしたカウント値とデジタルＰＩＤ信号とを比較し、両者が一致すれば、パルス状のＰＷＭ信号を出力する。

図６では、簡略化のために、デジタル位相制御信号がハイになった時点で、カウント値が０になる例を示しているが、カウントを開始する初期値は必ずしも０でなくてもよく、デジタル位相制御信号がハイになった時点で設定された初期値からカウントアップを開始する。

これにより、図５のＤＰＷＭ１５を用いて、上述した図１のＤＰＷＭ１５や、図３のトレイリング・エッジＤＰＷＭ２１とリーディング・エッジＤＰＷＭ２２を実現可能である。より詳細には、トレイリング・エッジＤＰＷＭ２１はアップカウンタを用いることで実現でき、リーディング・エッジＤＰＷＭ２２はダウンカウンタを用いることで実現できる。

このように、第３の実施形態では、デジタルカウンタを用いてＤＰＷＭ１５を構成するため、ゲートやフリップフロップを用いた簡易なデジタル回路でＤＰＷＭ１５を実現でき、チップ化が容易になる。

（第４の実施形態）
以下に説明する第４の実施形態は、鋸波信号を用いてＰＷＭ信号を生成するのではなく、遅延器を用いてＰＷＭ信号を生成するものである。

図７は上述した第１および第２の実施形態に係るＤＣ−ＤＣ変換器１に適用可能なＤＰＷＭ１５の内部構成の一例を示すブロック図である。図７のＤＰＷＭ１５は、パルス発生器２６と、遅延器（ディレイライン）２７と、セレクタ２８と、Ｓ−Ｒラッチ２９とを有する。

パルス発生器２６は、デジタル位相制御信号に応じた位相のパルス信号を生成する。遅延器２７は、直列接続された複数の遅延回路で順次にパルス信号を遅延させ、各遅延回路から、異なる遅延量を持つ複数のパルス遅延信号を出力する。セレクタ２８は、デジタルＰＩＤ信号に基づいて、複数のパルス遅延信号の一つを選択する。

Ｓ−Ｒラッチ２９は、パルス信号のエッジとパルス選択器で選択したパルス遅延信号のエッジとを利用してＰＷＭ信号を生成する。より詳細には、Ｓ−Ｒラッチ２９は、パルス信号をセット端子に入力し、パルス選択器で選択したパルス遅延信号をリセット端子に入力する。したがって、Ｓ−Ｒラッチ２９は、パルス信号がハイになった時点でＰＷＭ信号をハイにし、パルス選択器で選択したパルス遅延信号がハイになった時点でＰＷＭ信号をロウにする。これにより、デジタル位相制御信号によって、ＰＷＭ信号をロウにするタイミングが制御される。

図７のＤＰＷＭ１５を用いることで、上述した図１のＤＰＷＭ１５や、図３のトレイリング・エッジＤＰＷＭ２１とリーディング・エッジＤＰＷＭ２２を実現可能である。

このように、第４の実施形態では、パルス発生器２６、遅延器２７、セレクタ２８およびＳ−Ｒラッチ２９でＤＰＷＭ１５を構成するため、第３の実施形態と同様に、簡易なデジタル回路でＤＰＷＭ１５を容易に実現でき、チップ化が容易になる。

（第５の実施形態）
以下に説明する第５の実施形態は、ＤＰＷＭ１５と位相制御器１４の内部構成に特徴を持たせたものである。

図８は第５の実施形態に係るＤＣ−ＤＣ変換器１の内部構成を示すブロック図である。図８のＤＣ−ＤＣ変換器１内のＤＰＷＭ１５は、トレイリング・エッジを持つ第１鋸波信号を生成する第１鋸波生成器３１と、リーディング・エッジを持つ第２鋸波信号を生成する第２鋸波生成器３２と、第１鋸波信号と第２鋸波信号のいずれか一方を選択する鋸波選択器３３と、鋸波選択器３３で選択した鋸波信号とデジタルＰＩＤ信号とを比較してＰＷＭ信号を生成する鋸波比較器３４とを有する。

位相制御器１４は、デジタルＰＩＤ信号が第１閾値以上か否かを示す第１閾値比較信号を生成する第１閾値比較器３５と、デジタルＰＩＤ信号が第１閾値よりも小さい第２閾値以下か否かを示す第２閾値比較信号を生成する第２閾値比較器３６と、Ｓ−Ｒラッチ（位相制御信号生成器）３７とを有する。

Ｓ−Ｒラッチ３７は、第１閾値比較信号をセット端子に入力し、第２閾値比較信号をリセット端子に入力する。

位相制御器１４は、デジタルＰＩＤ信号が第１閾値以上の場合は、第１鋸波信号を選択するよう鋸波選択器３３に指示し、その後、デジタルＰＩＤ信号が第２閾値以下になるまでは、第１鋸波信号の選択を継続する。デジタルＰＩＤ信号が第２閾値以下になると、第２鋸波信号を選択するよう鋸波選択器３３に指示し、その後、デジタルＰＩＤ信号が第１閾値以上になるまでは、第２鋸波信号の選択を継続する。

このように、第５の実施形態では、位相制御器１４内に２種類の閾値を設けてデジタルＰＩＤ信号と比較して、第１鋸波信号と第２鋸波信号のいずれかを選択するようにしたため、負荷変動が生じたときに、第１鋸波信号と第２鋸波信号の２つのうち、負荷変動に対する応答性のよい最適な鋸波信号を選択してＰＷＭ信号を生成できる。

なお、図８の位相制御器１４は、上述した第１〜第３の実施形態で説明した位相制御器１４にも適用可能である。これにより、第１〜第３の実施形態においても、負荷変動に対する応答性のよい最適な鋸波信号を選択できる。

（第６の実施形態）
以下に説明する第６の実施形態は、デジタルＰＩＤ信号に基づいて、第１鋸波信号と第２鋸波信号の遅延量を調整するものである。

図９は第６の実施形態に係るＤＣ−ＤＣ変換器１の内部構成を示すブロック図である。図９のＤＣ−ＤＣ変換器１内の位相制御器１４の内部構成は、図８の位相制御器１４と同様である。図９のＤＣ−ＤＣ変換器１内のＤＰＷＭ１５は、クロック信号ＣＬＫを第１遅延時間遅延させる第１遅延器４１と、クロック信号ＣＬＫを第２遅延時間遅延させる第２遅延器４２と、第１遅延器４１で遅延させたクロック信号ＣＬＫに同期させてトレイリング・エッジを持つ第１鋸波信号を生成する第１鋸波生成器３１と、第２遅延器４２で遅延させたクロック信号ＣＬＫに同期させてリーディング・エッジを持つ第２鋸波信号を生成する第２鋸波生成器３２と、第１鋸波信号と第２鋸波信号のいずれか一方を選択する鋸波選択器３３と、鋸波選択器３３で選択した鋸波信号とデジタルＰＩＤ信号とを比較してＰＷＭ信号を生成する鋸波比較器３４とを有する。

ＤＰＷＭ１５は、デジタルＰＩＤ信号の大きさに応じて、第１遅延時間と第２遅延時間を設定することにより、第１鋸波信号と第２鋸波信号の位相を調整する。これにより、図４（ａ）に示したように、クロック信号の立ち上がりエッジ付近で、第１鋸波信号がデジタルＰＩＤ信号よりもわずかに小さくなるようにしたり、図４（ｄ）に示したように、クロック信号の立ち上がりエッジ付近で、第２鋸波信号がデジタルＰＩＤ信号よりもわずかに大きくなるようにしたりすることができる。

図１０は図９のＤＣ−ＤＣ変換器１のタイミング波形図である。図１０は、時刻ｔ２〜ｔ７で負荷電流が減少し、時刻ｔ７〜ｔ１１で負荷電流が増加する例を示している。図示のように、負荷電流が減少すると、出力電圧はいったん大きく上昇し、その後下がって、規定電圧に収束する（時刻ｔ２〜ｔ７）。また、負荷電流が増加すると、出力電圧はいったんおおきく低下し、その後上昇して、規定電圧に収束する（時刻ｔ７〜ｔ１１）。

デジタルＰＩＤ信号は、出力電圧に応じて変化する。負荷電流が減少する時刻ｔ２〜ｔ７では、デジタルＰＩＤ信号は時刻ｔ２〜ｔ３で最大値になり、その後、段階的に低下する（時刻ｔ３〜ｔ７）。また、負荷電流が増加する時刻ｔ７〜ｔ１１では、デジタルＰＩＤ信号は時刻ｔ７〜ｔ８で最低値になり、その後、段階的に上昇する（時刻ｔ８〜ｔ１１）。

時刻ｔ２で負荷電流が減少した時点で、位相制御器１４内の第１閾値比較器３５は、デジタルＰＩＤ信号が第１閾値以上になったことを示す第１閾値比較信号を出力する。これにより、位相制御器１４は、ＤＰＷＭ１５内の第１鋸波生成器３１が生成した第１鋸波信号を選択するよう鋸波選択器３３に指示する。いったん第１鋸波信号が選択されると、その後、デジタルＰＩＤ信号が第２閾値以下になるまでは、第１鋸波信号の選択を維持するため、図１０の時刻ｔ２〜ｔ７では、継続して第１鋸波信号が選択される。

図１０の時刻ｔ２〜ｔ７では、トレイリング・エッジを持つ第１鋸波信号の立ち下がりエッジと同タイミングでＰＷＭ信号が立ち上がり、ＰＷＭ信号の立ち下がりエッジ位置は第１鋸波信号とデジタルＰＩＤ信号との大小関係により変化する。しかし、クロック信号の立ち上がりエッジ位置を示す時刻ｔ２、ｔ３、…、ｔ７からＰＷＭ信号の立ち下がりエッジまでの遅延時間はいずれも短時間であり、負荷変動に対する応答性がよいことがわかる。

その後、時刻ｔ７で負荷電流が増加した時点で、位相制御器１４内の第２閾値比較器３６は、デジタルＰＩＤ信号が第２閾値以下になったことを示す第２閾値比較信号を出力する。これにより、位相制御器１４は、ＤＰＷＭ１５内の第２鋸波生成器３２が生成した第２鋸波信号を選択するよう鋸波選択器３３に指示する。いったん第２鋸波信号が選択されると、その後、デジタルＰＩＤ信号が第１閾値以上になるまでは、第２鋸波信号の選択を維持するため、図１０の時刻ｔ７〜ｔ１１では、継続して第２鋸波信号が選択される。

図１０の時刻ｔ７〜ｔ１１では、リーディング・エッジを持つ第２鋸波信号の立ち上がりエッジと同タイミングでＰＷＭ信号は立ち下がり、ＰＷＭ信号の立ち上がりエッジ位置は第２鋸波信号とデジタルＰＩＤ信号との大小関係により変化する。しかし、クロック信号の立ち上がりエッジ位置を示す時刻ｔ２、ｔ３、…、ｔ７からＰＷＭ信号の立ち上がりエッジまでの遅延時間はいずれも短時間であり、負荷変動に対する応答性がよいことがわかる。

図１１は図１０とは別の例の図９のＤＣ−ＤＣ変換器１のタイミング波形図である。図１１では、鋸波信号、デジタルＰＩＤ信号、クロック信号ＣＬＫの立ち上がりエッジからの遅延信号とを示している。なお、時刻ｔ０、ｔ１、ｔ２、…、ｔ１５がクロック信号ＣＬＫの立ち上がりエッジ位置を示している。

図１１の時刻ｔ１で負荷電流が減少してデジタルＰＩＤ信号が急上昇すると、位相制御器１４はトレイリング・エッジを持つ第１鋸波信号を選択する。第１鋸波信号は、次に負荷電流が増加する時刻ｔ６まで継続して選択される。時刻ｔ１の時点で、クロック信号ＣＬＫの立ち上がりエッジからＰＷＭ信号の立ち下がりエッジ位置（時刻ｔa1）までの遅延時間は少し長くなるが、その後、遅延時間は次第に減少する。

時刻ｔ６で負荷電流が増加してデジタルＰＩＤ信号が急減すると、位相制御器１４はリーディング・エッジを持つ第２鋸波信号を選択する。第２鋸波信号は、次に負荷電流が減少する時刻ｔ１１まで継続して選択される。時刻ｔ６の時点で、クロック信号ＣＬＫの立ち上がりエッジからＰＷＭ信号の立ち上がりエッジ位置（時刻ｔa6）までの遅延時間は少し長くなるが、その後、遅延時間は次第に減少する。

時刻ｔ１１で負荷電流が再び減少してデジタルＰＩＤ信号が急上昇すると、位相制御器１４はトレイリング・エッジを持つ第１鋸波信号を再び選択し、時刻ｔ１５まで第１鋸波信号の選択が維持される。時刻ｔ１１〜ｔ１５の間も、クロック信号の立ち上がりエッジからＰＷＭ信号の立ち下がりエッジまでの遅延時間は徐々に短くなる。

このように、第６の実施形態では、ＤＰＷＭ１５内に第１遅延器４１と第２遅延器４２を設けて、第１鋸波信号と第２鋸波信号の位相を調整するため、ＰＷＭ信号の遅延時間が短くなるように第１および第２鋸波信号の位相を設定できる。

（第７の実施形態）
以下に説明する第７の実施形態は、位相制御器１４の入力信号が第１の実施形態とは異なるものである。

図１２は第７の実施形態に係るＤＣ−ＤＣ変換器１の内部構成を示すブロック図である。図１２のＤＣ−ＤＣ変換器１内の位相制御器１４には、比較器１２から出力されたデジタル電圧差信号が入力される。ＰＷＭ信号のデューティ比は、出力電圧に依存するため、デジタル電圧差信号にも依存することになる。位相制御器１４は、デジタル電圧差信号に基づいて、ＰＷＭ信号の位相を精度よく制御できる。

図１３は第７の実施形態の一変形例に係るＤＣ−ＤＣ変換器１の内部構成を示すブロック図である。図１３のＤＣ−ＤＣ変換器１は、位相制御器１４の入力信号が図１２とは異なっている。図１３の位相制御器１４には、ＰＩＤ制御器１３から出力されたデジタルＰＩＤ信号が入力される。デジタルＰＩＤ信号は、ＰＷＭ信号のデューティ比を決定するために使用される信号であり、出力電圧に依存する信号である。したがって、位相制御器１４は、デジタルＰＩＤ信号によっても、ＰＷＭ信号の位相を精度よく制御できる。

このように、位相制御器１４の入力信号は、ＡＤＣ１１から出力されたデジタル出力電圧信号でもよいし、比較器１２から出力されたデジタル電圧差信号でもよいし、ＰＩＤ制御器１３から出力されたデジタルＰＩＤ信号でもよい。したがって、上述した図１、図３、図８および図９における位相制御器１４の入力信号は、上述した３種類の信号のいずれでもよい。

図１４は図１３をより具体化したＤＣ−ＤＣ変換器１の内部構成を示すブロック図である。図１４のＰＩＤ制御器１３は、比例演算部１３ａと、積分演算部１３ｂと、微分演算部１３ｃと、これら演算部の出力信号を合成してデジタルＰＩＤ信号を生成する合成器とを有する。

比例演算部１３ａは、デジタル電圧差信号に比例する比例信号を生成する。積分演算部１３ｂは、デジタル電圧差信号を積算した積分信号を生成する。微分演算部１３ｃは、デジタル電圧差信号の微分信号を生成する。合成器は、比例信号、積分信号および微分信号を合成してデジタルＰＩＤ信号を生成する。

負荷変動は、微分信号のみで検出できるため、位相制御器１４にはデジタルＰＩＤ信号ではなく、微分信号が入力される。位相制御器１４は、微分信号に基づいて負荷電流が増加したか減少したかを検出し、ＰＷＭ信号の位相を制御する。

このように、第７の実施形態では、位相制御器１４は、デジタル出力電圧信号、デジタル電圧差信号、またはデジタルＰＩＤ信号のいずれの信号を用いても、ＰＷＭ信号の位相を精度よく制御できる。

（その他の変形例）
図３に示すＤＣ−ＤＣ変換器１は、ＤＰＷＭ１５とパワー段回路３の間に、デジタルのＰＷＭ信号をアナログ信号に変換するＡＤＣ１６を備えているが、その他の図面のＤＣ−ＤＣ変換器１では、ＡＤＣの図示を省略している。実際には、どの実施形態のＤＣ−ＤＣ変換器１においても、ＤＰＷＭ１５とパワー段回路３の間には、ＡＤＣ１６を設ける必要がある。

図８、図９、図１２〜図１４に示すＤＣ−ＤＣ変換器１においても、ＤＰＷＭ１５は、図５に示すデジタルランプ波回路２４を用いて構成してもよいし、図７に示す遅延器２７を用いて構成してもよい。

本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ＤＣ−ＤＣ変換器、２パワー段回路、３制御回路、４ハイサイドスイッチ、５ローサイドスイッチ、６ローパスフィルタ、１１ＡＤＣ、１２比較器、１３ＰＩＤ制御器、１４位相制御器、１５ＰＷＭ生成器、２１トレイリング・エッジＤＰＷＭ、２２リーディング・エッジＤＰＷＭ、２３ＰＷＭ選択器、３１第１鋸波生成器、３２第２鋸波生成器、３３鋸波選択器、３４鋸波比較器、４１第１遅延器、４２第２遅延器

Claims

パルス幅変調信号に応じたデューティ比で入力電圧を周期的にスイッチングして矩形波電圧を生成し、この矩形波電圧をローパスフィルタにて直流の出力電圧に変換するＤＣ−ＤＣ変換器の制御回路であって、
前記出力電圧と基準電圧との電圧差に応じたデジタル電圧差信号を生成する電圧差信号生成器と、
前記デジタル電圧差信号に基づいて、前記パルス幅変調信号のデューティ比を決定するためのデジタルＰＩＤ信号を生成するＰＩＤ制御器と、
前記デジタル電圧差信号に基づいて、前記パルス幅変調信号の位相を決定するためのデジタル位相制御信号を生成する位相制御器と、
前記デジタルＰＩＤ信号に応じたデューティ比を持ち、かつ前記デジタル位相制御信号に応じた位相を持つ前記パルス幅変調信号を生成するＰＷＭ生成器と、を備えることを特徴とするＤＣ−ＤＣ変換器の制御回路。
前記ＰＷＭ生成器は、トレイリング・エッジを持つ第１鋸波信号またはリーディング・エッジを持つ第２鋸波信号のいずれかと、前記デジタルＰＩＤ信号との信号レベル差に基づいて、前記パルス幅変調信号を生成することを特徴とする請求項１に記載の制御回路。
前記位相制御器は、負荷電流の変動に応じて、前記第１鋸波信号と前記第２鋸波信号のいずれか一方の選択を指示する前記デジタル位相制御信号を前記ＰＷＭ生成器に供給し、前記ＰＷＭ生成器は、前記デジタル位相制御信号により指示された前記第１鋸波信号または前記第２鋸波信号と前記デジタルＰＩＤ信号との信号レベルに基づいて、前記パルス幅変調信号を生成することを特徴とする請求項２に記載の制御回路。
前記位相制御器は、前記出力電圧をデジタル化したデジタル出力電圧、前記デジタル電圧差信号または前記デジタル位相制御信号に基づいて、記第１鋸波信号と前記第２鋸波信号のいずれか一方の選択を指示する前記デジタル位相制御信号を前記ＰＷＭ生成器に供給することを特徴とする請求項３に記載の制御回路。
前記ＰＷＭ生成器は、
トレイリング・エッジを持つ第１鋸波信号と前記デジタルＰＩＤ信号との信号レベルを比較して、第１ＰＷＭ候補信号を生成する第１比較器と、
リーディング・エッジを持つ第２鋸波信号と前記デジタルＰＩＤ信号との信号レベルを比較して、第２ＰＷＭ候補信号を生成する第２比較器と、
前記デジタル位相制御信号に基づいて、前記第１ＰＷＭ候補信号と前記第２ＰＷＭ候補信号とのいずれか一方を前記パルス幅変調信号として選択するＰＷＭ選択器と、を有することを特徴とする請求項２乃至４のいずれかに記載の制御回路。
前記ＰＷＭ選択器は、負荷変動により前記デジタルＰＩＤ信号の信号レベルが上昇した場合は、次の負荷変動が生じるまで、前記第１ＰＷＭ候補信号を選択し、かつ、負荷変動により前記デジタルＰＩＤ信号の信号レベルが低下した場合は、次の負荷変動が生じるまで、前記第２ＰＷＭ候補信号を選択することを特徴とする請求項５に記載の制御回路。
前記位相制御器は、
前記デジタル電圧差信号または前記デジタルＰＩＤ信号が第１閾値以上か否かを示す第１閾値比較信号を生成する第１閾値比較器と、
前記デジタル電圧差信号または前記デジタルＰＩＤ信号が前記第１閾値よりも小さい第２閾値以下か否かを示す第２閾値比較信号を生成する第２閾値比較器と、
前記第１閾値比較信号および前記第２閾値比較信号に基づいて、前記デジタル位相制御信号を生成する位相制御信号生成器と、を有し、
前記ＰＷＭ選択器は、負荷変動により前記デジタルＰＩＤ信号が前記第１閾値以上になったことを示す前記第１閾値比較信号が生成された場合は、次の負荷変動により前記デジタルＰＩＤ信号が前記第２閾値以下になったことを示す前記第２閾値比較信号が生成されるまでは、前記第１ＰＷＭ候補信号を選択し、かつ、負荷変動により前記デジタルＰＩＤ信号が前記第２閾値以下になったことを示す前記第２閾値比較信号が生成された場合は、次の負荷変動により前記デジタルＰＩＤ信号が前記第１閾値以上になったことを示す前記第１閾値比較信号が生成されるまでは、前記第２ＰＷＭ候補信号を選択することを特徴とする請求項６に記載の制御回路。
前記ＰＷＭ生成器は、
トレイリング・エッジを持つ第１鋸波信号を生成する第１鋸波生成器と、
リーディング・エッジを持つ第２鋸波信号を生成する第２鋸波生成器と、
前記デジタル位相制御信号に基づいて、前記第１鋸波信号と前記第２鋸波信号とのいずれか一方を選択する鋸波選択器と、
前記鋸波選択器が選択した前記第１鋸波信号または前記第２鋸波信号と、前記デジタルＰＩＤ信号との信号レベルを比較して、前記パルス幅変調信号を生成する鋸波比較器と、を有することを特徴とする請求項２乃至４のいずれかに記載の制御回路。
前記鋸波選択器は、負荷変動により前記デジタルＰＩＤ信号の信号レベルが上昇した場合は、次の負荷変動が生じるまで、前記第１鋸波信号を選択し、かつ、負荷変動により前記デジタルＰＩＤ信号の信号レベルが低下した場合は、次の負荷変動が生じるまで、前記第２鋸波信号を選択することを特徴とする請求項８に記載の制御回路。
前記位相制御器は、
前記デジタル電圧差信号または前記デジタルＰＩＤ信号が第１閾値以上か否かを示す第１閾値比較信号を生成する第１閾値比較器と、
前記デジタル電圧差信号または前記デジタルＰＩＤ信号が前記第１閾値よりも小さい第２閾値以下か否かを示す第２閾値比較信号を生成する第２閾値比較器と、
前記第１閾値比較信号および前記第２閾値比較信号に基づいて、前記デジタル位相制御信号を生成する位相制御信号生成器と、を有し、
前記鋸波選択器は、負荷変動により前記デジタルＰＩＤ信号が前記第１閾値以上になったことを示す前記第１閾値比較信号が生成された場合は、次の負荷変動により前記デジタルＰＩＤ信号が前記第２閾値以下になったことを示す前記第２閾値比較信号が生成されるまでは、前記第１鋸波信号を選択し、かつ、負荷変動により前記デジタルＰＩＤ信号が前記第２閾値以下になったことを示す前記第２閾値比較信号が生成された場合は、次の負荷変動により前記デジタルＰＩＤ信号が前記第１閾値以上になったことを示す前記第１閾値比較信号が生成されるまでは、前記第２鋸波信号を選択することを特徴とする請求項９に記載の制御回路。
前記ＰＷＭ生成器は、
前記ＰＩＤ制御器と前記ＰＷＭ制御器とを同期化するクロック信号の位相を第１遅延時間ずらして第１クロックを生成する第１遅延器と、
前記クロック信号の位相を第２遅延時間ずらして第２クロック信号を生成する第２遅延器と、を備え、
前記第１鋸波生成器は、前記第１クロック信号に同期化させて前記第１鋸波信号を生成し、
前記第２鋸波生成器は、前記第２クロック信号に同期化させて前記第２鋸波信号を生成することを特徴とする請求項８乃至１０のいずれかに記載の制御回路。
前記ＰＷＭ生成器は、前記第１鋸波信号または前記第２鋸波信号を生成するデジタルカウンタを有し、
前記デジタルカウンタは、前記デジタル位相制御信号によりカウント値をクリアして、その後、予め定めた初期値からカウントアップまたはカウントダウン動作を行うことを特徴とする請求項２乃至１１のいずれかに記載の制御回路。
前記ＰＷＭ生成器は、
前記デジタル位相制御信号に応じた位相のパルス信号を生成するパルス発生器と、
前記パルス信号を遅延させて、異なる遅延量を持つ複数のパルス遅延信号を生成する遅延器と、
前記デジタルＰＩＤ信号に基づいて、前記複数のパルス遅延信号の一つを選択するパルス選択器と、
前記パルス信号のエッジと前記パルス選択器で選択したパルス遅延信号のエッジとを利用して、前記パルス幅変調信号を生成するエッジ検出部と、を有することを特徴とする請求項１乃至１２のいずれかに記載の制御回路。
前記ＰＩＤ制御器は、前記デジタル電圧差信号の微分信号を検出する微分演算部を有し、
前記位相制御器は、前記微分信号に基づいて前記デジタル位相制御信号を生成することを特徴とする請求項１乃至１３のいずれかに記載の制御回路。
パワー段回路と、
前記パワー段回路を制御する制御回路と、を備えるＤＣ−ＤＣ変換器であって、
前記パワー段回路は、
パルス幅変調信号に応じたデューティ比で入力電圧を周期的にスイッチングして矩形波電圧を生成するハイサイドスイッチおよびローサイドスイッチと、
前記矩形波電圧を平滑化して出力電圧を生成するローパスフィルタと、を有し、
前記制御回路は、
前記出力電圧と基準電圧との電圧差に応じたデジタル電圧差信号を生成する電圧差信号生成器と、
前記デジタル電圧差信号に基づいて、前記パルス幅変調信号のデューティ比を決定するためのデジタルＰＩＤ信号を生成するＰＩＤ制御器と、
前記デジタル電圧差信号に基づいて、前記パルス幅変調信号の位相を決定するためのデジタル位相制御信号を生成する位相制御器と、
前記デジタルＰＩＤ信号に応じたデューティ比を持ち、かつ前記デジタル位相制御信号に応じた位相を持つ前記パルス幅変調信号を生成するＰＷＭ生成器と、を備えることを特徴とするＤＣ−ＤＣ変換器。