JP5493716B2 - デジタル制御スイッチング電源装置 - Google Patents

Description

本発明は、パルス幅変調信号（以下、ＰＷＭ（Pulse Width Modulation）信号という。）でスイッチングをおこない電圧変換をするＤＣ／ＤＣコンバータに関し、特に、デジタル信号による制御に好適となる補償回路を有したデジタル制御ＤＣ／ＤＣコンバータに関する。

図１０に、従来の一般的なＤＣ／ＤＣコンバータの構成例を示す。図１０は、スイッチング素子をＰＷＭ信号でオン・オフ制御して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧モードのＤＣ／ＤＣコンバータの構成例であり、制御回路５０１とＰＷＭ回路５０２からなる制御部１１と、デッドタイム回路４０１と駆動回路ＤＨ，ＤＬ並びに駆動回路ＤＨ，ＤＬによりオン・オフが制御される一対のスイッチング素子ＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳという。）ＱＨおよびＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳという。）ＱＬとからなる出力回路２１と、インダクタＬとコンデンサＣｏｕｔからなるＬＣ平滑フィルタ３１と、から構成されている。また、Ｖｉｎは入力電圧ＶｉｎをＤＣ／ＤＣコンバータに入力する電源（電源とその電圧に同じ符号を付した。）、Ｃｉｎは入力コンデンサ、負荷ＬＤは負荷回路である。

図１０の構成において、制御回路５０１は、フィードバックされる出力電圧Ｖｏｕｔの検出値（出力電圧そのもの、出力電圧を分圧したもの、出力電圧をレベルシフトしたものなど）と目標値となる基準電圧Ｖｒｅｆとの比較電圧差（（Ｖｒｅｆ−Ｖｏｕｔ），（Ｖｒｅｆ−Ｋ１・Ｖｏｕｔ），（Ｖｒｅｆ−（Ｖｏｕｔ−Ｋ２））など。ここで、Ｋ１，Ｋ２は正定数。）からＰＷＭ信号のデューティ比を算出する。ＰＷＭ回路５０２は、算出されたデューティ比に基づきＰＷＭ信号を生成する。出力回路２１は、スイッチング素子ＱＨ，ＱＬをＰＷＭ信号に従いオン・オフし、出力回路２１の出力をＬＣ平滑フィルタ３１で平滑して出力電圧Ｖｏｕｔを得て、負荷回路ＬＤを駆動する。

ここで、制御回路５０１の構成は様々な方式が提案されており、その一つとして制御回路５０１をデジタル回路で構成したデジタル制御ＤＣ／ＤＣコンバータが知られている。
図１１に、従来のＤＣ／ＤＣコンバータの第２の構成例として、制御回路をデジタル回路で構成したデジタル制御ＤＣ／ＤＣコンバータを示す。なお、図１０に示したＤＣ／ＤＣコンバータと同じ部位には同じ符号を付して、詳細な説明は省略する。

図１１は、スイッチング素子をＰＷＭ信号で制御して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧モードのデジタル制御ＤＣ／ＤＣコンバータの構成例であり、アナログ／デジタル変換回路（以下、ＡＤ変換回路という。）２０１と補償回路１０１とデジタルＰＷＭ回路３０１とからなる制御部１２と、デッドタイム回路４０１、駆動回路ＤＨ、ＤＬ並びにＰＭＯＳ・ＱＨおよびＮＭＯＳ・ＱＬとからなる出力回路２１と、ＬＣ平滑フィルタ３１と、から構成されている。

図１１の制御部１２において、フィードバックされる出力電圧Ｖｏｕｔの検出値と目標値となる基準電圧Ｖｒｅｆとの差電圧をＡＤ変換回路２０１がデジタルエラー信号ｅ［ｎ］に変換し、デジタル補償回路１０１がデジタルエラー信号ｅ［ｎ］からＰＷＭ信号のデューティ比を指示するデューティコマンドｄｃ［ｎ］を算出し、デジタルＰＷＭ回路３０１がデューティコマンドｄｃ［ｎ］に基づきＰＷＭ信号を生成する。ここで、［ｎ］はｎ番目のスイッチング周期における信号であることを示す。

なお、ＡＤ変換回路２０１は、出力電圧Ｖｏｕｔの検出値と基準電圧Ｖｒｅｆの差電圧（の絶対値）がＡＤ変換回路２０１の１／２ＬＳＢ（相当の電圧）以下の場合はゼロを出力し、１／２ＬＳＢを超える場合でＶｒｅｆ＞Ｖｏｕｔの場合は正の値、Ｖｒｅｆ＜Ｖｏｕｔの場合は負の値を出力する。

また、補償回路１０１は、デジタルＰＩＤ（Proportional Integral and Differential）制御により制御系のエラーを補償する回路である。すなわち、デジタルエラー信号ｅ［ｎ］がゼロとなるようにするデューティコマンドｄｃ［ｎ］を算出する回路である。また、ＰＩＤ制御の伝達関数Ｈ（ｓ）は一般的に次のように表される。

ここで、Ｋｐは比例係数、Ｋｉは積分係数、Ｋｄは微分係数である。この伝達関数Ｈ（ｓ）に対して、離散化したデジタルＰＩＤ制御の式は次式で示すことができる。

ここで、ｄ［ｎ−１］は１スイッチング周期前のデューティコマンド、ｅ［ｎ−１］，ｅ［ｎ−２］はそれぞれ１スイッチング周期前、２スイッチング周期前のデジタルエラー信号出力、Ａ，Ｂ，Ｃは設定する補償係数である。図１２は、上記（２）式の関係をブロック図で示したものである。

また、デジタルＰＷＭ回路３０１は、各スイッチング周期において所定のタイミングで内蔵するカウンタ回路にゼロからのカウントアップを開始させ、補償回路１０１からのデューティコマンドｄ［ｎ］と当該カウンタ回路の出力とが一致するまでの時間をＰＷＭ信号のオン時間とすることで、ＰＷＭ信号のパルス幅を設定する。このＰＷＭ信号で出力回路２１をオン・オフ制御し、所望の出力電圧Ｖｏｕｔを得る。

このように、デジタル制御ＤＣ／ＤＣコンバータでは、補償回路１０１のデューティコマンドｄ［ｎ］の前スイッチング周期のデューティコマンドｄｃ［ｎ−１］に対する変化量が（２）式で決まることから、補償係数Ａ，Ｂ，Ｃを変更することでＤＣ／ＤＣコンバータの制御ゲインを設定することができる。

ここで、図１３に、従来の一般的なＤＣ／ＤＣコンバータの起動時の出力電圧ＶｏｕｔとインダクタＬの電流ＩＬの特性波形を示す。起動時は出力電圧Ｖｏｕｔの検出値と基準電圧Ｖｒｅｆとの電圧差が大きいため、出力電圧Ｖｏｕｔを急速に上昇させるようにＰＷＭ信号のデューティ比を上げてしまい、大きなインダクタ電流ＩＬが流れてしまう（図１３の楕円で囲った部分。）。この大電流により、コンバータ自体やコンデンサの破壊に繋がる可能性がある。

このため、ＤＣ／ＤＣコンバータの起動時だけを考えると、出力電圧Ｖｏｕｔが０Ｖから基準電圧Ｖｒｅｆまで緩やかに立ち上がるようにするために、制御ゲインは低い方がよい。図１１に示したデジタル制御ＤＣ／ＤＣコンバータの場合、補償係数Ａ，Ｂ，Ｃを設定することで制御ゲインを変更できる。補償係数Ａ，Ｂ，Ｃの設定により出力電圧ＶｏｕｔおよびインダクタＬの電流ＩＬの挙動がどのように変化するか、を示すシミュレーション結果を図１４に示す。

まず、出力電圧Ｖｏｕｔを０Ｖから基準電圧Ｖｒｅｆまで緩やかに立ち上がるように補償係数を設定すると（制御速度が非常に遅くなるように制御ゲインを低く設定すると）、図１４（Ａ）に示すようにインダクタ電流ＩＬを抑えた起動特性は実現できるが、定常状態で出力電流Ｉｏｕｔや入力電圧Ｖｉｎが急変した場合、制御の応答が遅れて出力電圧Ｖｏｕｔが大きく変動してしまう。

一方、出力電流Ｉｏｕｔや入力電圧Ｖｉｎの急変に対する過渡応答特性を重視した補償係数を設定すると（制御速度が非常に早くなるように制御ゲインを高く設定すると）、図１４（Ｂ）に示すように起動時間が早くなり起動時に大きなインダクタ電流ＩＬが流れてしまう。このように補償係数の設定には、起動特性と過渡応答特性とのトレードオフの問題がある。

このトレードオフに対して、制御ゲインは過渡応答特性を重視した設定とし、且つ、緩やかに出力電圧を起動させる方法として、ソフトスタート回路の適用が知られている。
図１５に、ソフトスタート回路を用いた従来の一般的なＤＣ／ＤＣコンバータの構成例を示す。なお、図１０および図１１に示したＤＣ／ＤＣコンバータと同じ部位には同じ符号を付して、詳細な説明は省略する。

図１５は、スイッチング素子をＰＷＭ信号でオン・オフ制御して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧モードのＤＣ／ＤＣコンバータの構成例であり、制御回路５０１とＰＷＭ回路５０２とソフトスタート回路５０３からなる制御部１３と、デッドタイム回路４０１、駆動回路ＤＨ，ＤＬ並びにＰＭＯＳ・ＱＨおよびＮＭＯＳ・ＱＬとからなる出力回路２１と、ＬＣ平滑フィルタ３１と、から構成されている。

ソフトスタート回路５０３は、出力電圧Ｖｏｕｔを０Ｖから基準電圧Ｖｒｅｆまで数ｍｓｅｃ〜数十ｍｓｅｃ程度で立上るように、出力電圧Ｖｏｕｔの起動時間を調整する。この起動時間の調整にはコンデンサＣｓｓが用いられ、コンデンサの容量が大きく半導体集積回路（以下、ＩＣという。）に内蔵できない場合や起動時間を可変調整する場合には、このコンデンサＣｓｓをＩＣ外部に接続する必要がある。しかし、ＩＣのピン数の増加や回路部品が増加するという問題点がある。

このソフトスタート回路の使用に伴うＩＣのピン数の増加や回路部品の増加に対して、外付けコンデンサをＩＣに内蔵可能とするソフトスタート回路方式が、特許文献１で紹介されている。

図１６に、この特許文献１に記載のソフトスタート回路の回路構成を示す。図１６に示したソフトスタート回路は、クロックＣＫが入力されるデジタル回路部１９１と、基準電圧を０Ｖから基準電圧Ｖｒｅｆまで段階的に上げるステップ回路１９２と、ステップ回路１９２の出力電圧の変化を緩やかな勾配にする抵抗ＲｓｓとコンデンサＣｓｓよりなる緩衝回路１９３と、から構成されている。なお、オペアンプＯＰ１は、緩衝回路１９３の出力基準電圧ＳＳと出力電圧Ｖｏｕｔの検出値の差を増幅する誤差増幅器であり、その出力はＰＷＭ信号を生成する制御回路に入力される。

ステップ回路１９２は、直列接続された複数（ここでは３３個）の抵抗Ｒ１〜Ｒ３３と、抵抗の接続点に接続されるスイッチＳＷ１〜ＳＷ３３とから構成されている。ステップ回路１９２は、入力される基準電圧Ｖｒｅｆを抵抗Ｒ１〜Ｒ３３により分圧し、この分圧された電圧Ｖ１〜Ｖ３２をデジタル回路部１９１からの指令値ＳＣによりスイッチＳＷ１〜ＳＷ３３をオン・オフ制御して階段状の電圧を生成し、緩衝回路１９３で平滑して出力基準電圧ＳＳを出力する。

すなわち、ステップ回路１９２を用いて段階的に上昇する電圧を基準電圧とし、出力電圧Ｖｏｕｔをこれに追従させて徐々に上昇させることにより、外付けのコンデンサおよび接続用の外部端子が不要となり、出力電圧のオーバーシュートも防止できるとしている。

特開２００８−１０９７４７号公報

上述した従来のＤＣ／ＤＣコンバータには、以下のような問題点があった。
まず、図１０に示した第１の構成例では、起動時に大電流が流れ、最悪の場合は回路部品が破壊するという問題点があった。

また、図１１，１２に示した第２の構成例では、デジタル制御方式を採用することにより補償係数の設定で起動特性の制御が可能となるが、起動特性と過渡応答特性とのトレードオフという問題点があった。

また、図１５に示した第３の構成例では、ソフトスタート回路を内蔵することで起動特性と過渡応答特性のトレードオフの問題は解消されるが、起動時間を設定する外付けのコンデンサが必要となり、ＩＣのピン数や回路部品が増加するという問題点があった。

また、図１６に示した第４の構成例では、ソフトスタート回路の外付けコンデンサが不要となり外付け部品点数および端子数を削減することが可能となるが、ソフトスタート回路を構成するデジタル回路部や複数の抵抗とスイッチ回路およびコンデンサが必要となり、ＩＣの回路面積が増大してしまうという問題点があった。また、抵抗およびコンデンサを内蔵するため、起動特性の設定変更が容易にできないという問題点もあった。

本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、起動特性と過渡応答特性のトレードオフを解消し、回路規模の増大や制御方法が複雑化しないデジタル制御ＤＣ／ＤＣコンバータを提供することである。

上述した課題を解決するために、請求項１に係る発明は、ＰＷＭ信号によりスイッチング素子をオン・オフ制御し、入力電圧を所望する出力電圧に変換するＤＣ／ＤＣコンバータであって、出力電圧の検出値と基準電圧との差電圧をデジタルエラー信号に変換するＡＤ変換回路と、前記デジタルエラー信号からデジタル演算により前記ＰＷＭ信号のデューティ比を算出する補償回路と、前記デューティ比に応じてＰＷＭ信号を生成するデジタルＰＷＭ回路と、前記出力電圧の検出値が所定範囲内にあることを検出するとパワーグッド信号を出力するパワーグッド検出回路と、を有し、前記補償回路は、異なる補償係数を用いて複数の演算を行う演算回路と、出力電圧の起動完了を検出する検出回路と、前記演算回路の複数の演算結果を前記検出回路の検出結果に応じて切り替えて出力する選択回路と、を備え、前記検出回路は、前記デジタルエラー信号が３スイッチング周期連続してエラーゼロを出力したことを検出するとエラーゼロ信号を出力するエラー判定回路と、前記デジタルエラー信号がスイッチング周期で所定回数連続してエラーゼロを出力したことを検出するとエラーゼロ信号を出力するエラー判定回路と、前記エラーゼロ信号と前記パワーグッド信号が同時に出力されると前記起動フラグを出力するラッチ回路と、を備えたことを特徴とする。

また、請求項２に係る発明は、前記演算回路は、制御ゲインが低い第１の補償係数と制御ゲインが高い第２の補償係数とを用いてＰＩＤ演算を行うことにより前記複数の演算結果を算出し、前記選択回路は、起動時は前記第１の補償係数による演算の結果を選択し、定常動作時は前記第２の補償係数による演算の結果を選択することを特徴とする。

また、請求項３に係る発明は、前記選択回路は、前記第１の補償係数でのＰＩＤ演算結果と前記第２の補償係数でのＰＩＤ演算結果とが入力されるマルチプレクサ回路を有し、前記起動フラグにより前記マルチプレクサ回路の出力を切り替えることを特徴とする。

また、請求項４に係る発明は、前記演算回路は、制御ゲインが低い第１の補償係数と制御ゲインが高い第２の補償係数とを用いてＰＩ演算を行うことにより前記複数の演算結果を算出し、前記選択回路は、起動時は前記第１の補償係数による演算の結果を選択し、定常動作時は前記第２の補償係数による演算の結果を選択することを特徴とする。

また、請求項５に係る発明は、前記検出回路は、前記デジタルエラー信号が２スイッチング周期連続してエラーゼロを出力したことを検出するとエラーゼロ信号を出力するエラー判定回路と、該エラー判定回路の出力を受けて起動完了を示す起動フラグを出力するラッチ回路と、を備えたことを特徴とする。

また、請求項６に係る発明は、前記ＡＤ変換回路と、前記補償回路と、前記デジタルＰＷＭ回路と、が同一の半導体集積回路上に形成されたことを特徴とする。
また、請求項７に係る発明は、前記異なる補償係数は、前記補償回路に予め設定されていることを特徴とする。

また、請求項８に係る発明は、前記異なる補償係数は、外部から読み書き可能な内部記憶回路または外部記憶回路に格納されており、前記補償回路は前記内部記憶回路または外部記憶回路を参照してＰＩ演算またはＰＩＤ演算を行うことを特徴とする。

本発明に係るデジタル制御ＤＣ／ＤＣコンバータは、異なる補償係数を切り替えて演算制御することにより、起動特性と過渡応答特性のトレードオフを改善するという効果を奏する。

本発明に係るデジタル制御ＤＣ／ＤＣコンバータの構成例を示す図である。 本発明に係る補償回路の第１の実施例を示す図である。 本発明に係る補償係数の切り替え動作のシミュレーション結果を示す図である。 本発明に係る起動特性および過渡応答特性のシミュレーション結果を示す図である。 本発明に係る補償回路の第２の実施例を示す図である。 本発明に係る補償回路の第３の実施例を示す図である。 本発明に係る補償回路の第４の実施例を示す図である。 本発明に係る補償回路の第５の実施例を示す図である。 本発明に係るＡＤ変換回路の入出力特性の定義を示す図である。 従来のＤＣ／ＤＣコンバータの第１の構成例を示す図である。 従来のＤＣ／ＤＣコンバータの第２の構成例としてデジタル制御ＤＣ／ＤＣコンバータを示す図である。 従来のＤＣ／ＤＣコンバータの第２の構成例における補償回路の回路構成例を示す図である。 従来のＤＣ／ＤＣコンバータの起動特性のシミュレーション結果を示す図である。 従来のＤＣ／ＤＣコンバータの第２の構成例での起動特性のシミュレーション結果を示す図である。 従来のＤＣ／ＤＣコンバータの第３の構成例としてソフトスタート回路を内蔵したＤＣ／ＤＣコンバータを示す図である。 従来のＤＣ／ＤＣコンバータの第４の構成例として特許文献１に記載のソフトスタート回路を適用したＤＣ／ＤＣコンバータを示す図である。

以下、本発明の実施形態に係るデジタル制御ＤＣ／ＤＣコンバータについて、図面を参照しながら説明する。
図１は、本発明のデジタル制御ＤＣ／ＤＣの構成を示すブロック図である。図１０、図１１、図１５、および、図１６に示す従来のＤＣ／ＤＣコンバータの構成例と同じ部位には同じ符号を付して、詳細な説明は省略する。

図１は、スイッチング素子をＰＷＭ信号で制御して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧モードのデジタル制御ＤＣ／ＤＣコンバータの構成例であり、ＡＤ変換回路２００と補償回路１００とデジタルＰＷＭ回路３００からなる制御部１０と、デッドタイム回路４００と駆動回路ＤＨ，ＤＬ並びに駆動回路ＤＨ，ＤＬによりオン・オフが制御される一対のスイッチング素子ＰＭＯＳ・ＱＨおよびＮＭＯＳ・ＱＬとからなる出力回路２０と、インダクタＬとコンデンサＣｏｕｔからなるＬＣ平滑フィルタ３０と、から構成されている。

図１に示す構成において、ＡＤ変換回路２００は、フィードバックされる出力電圧Ｖｏｕｔの検出値と目標値となる基準電圧Ｖｒｅｆとを比較し、両者の差電圧をデジタルエラー信号ｅ［ｎ］に変換して出力する。

図９に、ＡＤ変換回路２００の変換特性を示す。横軸の数値は、出力電圧Ｖｏｕｔの検出値と基準電圧Ｖｒｅｆとの差電圧を１ＬＳＢに相当する電圧で除して正規化してある。出力電圧Ｖｏｕｔの検出値と基準電圧Ｖｒｅｆとの差電圧の絶対値がＡＤ変換回路の１／２ＬＳＢ相当の電圧以下であれば「０」を出力し、（Ｖｏｕｔの検出値−Ｖｒｅｆ）＞（１／２ＬＳＢ相当の電圧）の場合は出力電圧を下げるために「負の値」を出力し、（Ｖｒｅｆ−Ｖｏｕｔの検出値）＞（１／２ＬＳＢ相当の電圧）の場合は出力電圧を上げるために「正の値」を出力する。なお、数値の絶対値は差電圧に応じて設定すればよいが、デジタルエラー信号ｅ［ｎ］が大き過ぎるとループゲインが増加しＤＣ／ＤＣコンバータの動作が不安定になりやすい。そこで、ＤＣ／ＤＣコンバータの場合、仕様で定められた範囲で出力電圧を制御できればよいので、回路面積削減の目的からも上限値を設定した方がよい。本実施例では、エラー出力範囲を「−３〜＋３」としている。

補償回路１００は、入力されるデジタルエラー信号ｅ［ｎ］からＰＷＭ信号のデューティ比を指示するデューティコマンドｄｃ［ｎ］をＰＩＤ演算にて算出し出力する。補償回路１００は、エラーレジスタ１１０と、起動用の補償係数を有するＰＩＤ演算回路１２０と、定常動作用の補償係数を有するＰＩＤ演算回路１２５と、累積演算回路１４０と、マルチプレクサ回路（以下、ＭＵＸ回路という。）１５０と、起動検出回路１６０と、を備えている。起動時はＰＩＤ演算回路１２０にて制御を行い、起動検出回路１６０で起動完了を検出すると、ＰＩＤ演算回路１２５に切り替えて制御を行う。

デジタルＰＷＭ回路３００は、算出されたデューティコマンドｄｃ［ｎ］に基づきＰＷＭ信号を生成し出力する。出力回路２０は、ＰＷＭ信号によりスイッチング素子ＰＭＯＳ・ＱＨおよびＮＭＯＳ・ＱＬをオン・オフ制御し、出力回路２０の出力をＬＣ平滑フィルタ５０で平滑して出力電圧Ｖｏｕｔを得る。

図２に、本発明に係る補償回路１００の第１の実施例を示す。図２に示す第１の実施例は、上述のように、エラーレジスタ１１０と、ＰＩＤ演算回路１２０と、ＰＩＤ演算回路１２５と、累積演算回路１４０と、ＭＵＸ回路１５０と、起動検出回路１６０と、を備えている。

エラーレジスタ１１０は、デジタルエラー信号ｅ［ｎ］が入力されるとともに、１スイッチング周期前のデジタルエラー信号ｅ［ｎ−１］を記憶するレジスタ１１１と、２スイッチング周期前のデジタルエラー信号ｅ［ｎ−２］を記憶するレジスタ１１２とを備え、これらのデジタルエラー信号ｅ［ｎ］，ｅ［ｎ−１］，ｅ［ｎ−２］を出力する。

ＰＩＤ演算回路１２０は、起動特性に要求される低い制御ゲイン（低速制御）となる補償係数Ａｓ，Ｂｓ，Ｃｓを有し、該補償係数とデジタルエラー信号ｅ［ｎ］，ｅ［ｎ−１］，ｅ［ｎ−２］との乗算をそれぞれ行う乗算器１２１，１２２，１２３と、乗算器１２１，１２２，１２３の出力を加算する加算器１２４と、を備えている。

ＰＩＤ演算回路１２５は、定常動作時に要求される高い制御ゲイン（高速制御）となる補償係数Ａｒ，Ｂｒ，Ｃｒを有し、該補償係数とデジタルエラー信号ｅ［ｎ］，ｅ［ｎ−１］，ｅ［ｎ−２］との乗算を行うそれぞれ乗算器１２６，１２７，１２８と、乗算器１２６，１２７，１２８の出力を加算する加算器１２９と、を備えている。

累積演算回路１４０は、１スイッチング周期前のデューティコマンドｄｃ［ｎ−１］を記憶するレジスタ１４１と、該レジスタ出力とＭＵＸ回路１５０の出力を加算する加算器１４２と、を備えていて、デューティコマンドｄｃ［ｎ］を出力する。

ＭＵＸ回路１５０は、起動用のＰＩＤ演算回路１２０の出力と、定常動作用のＰＩＤ演算回路１２５の出力を、起動検出回路１６０の出力の起動フラグｓｅｌにより切り替えて出力する。

起動検出回路１６０は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに到達したことを検出することにより起動完了を判定するエラー判定回路１６１と、起動完了を示す起動フラグｓｅｌを出力するラッチ回路１６２と、を備えている。

図２の構成によれば、起動時と定常動作時のデューティコマンドｄｃ［ｎ］を、それぞれ以下のようにＰＩＤ制御することができる。

次に、起動検出回路１６０の動作について説明する。ここで、ＤＣ／ＤＣコンバータの起動動作として、基準電圧Ｖｒｅｆが立ち上がってから制御動作を開始するものとする。この場合、起動開始後はＶｒｅｆ＞Ｖｏｕｔとなり、ＡＤ変換回路２００は正の値を出力し、ＶｏｕｔがＶｒｅｆの１／２ＬＳＢ以内まで立ち上がるとデジタルエラー信号ｅ［ｎ］は初めてゼロとなる。すなわち、ｅ［ｎ］＝０を受けた時点で起動が完了したことが判定できる。しかし、この時点ではｅ［ｎ−１］およびｅ［ｎ−２］は正の値を持っており、デューティコマンドｄｃ［ｎ］は起動時の補償係数で演算されている途中であるため、この時点でＭＵＸ回路１５０を切り替えると出力電圧Ｖｏｕｔが不安定動作になり得る。そこで、起動時の補償係数で計算を続け、（５）式に示すように初めて３スイッチング周期連続してデジタルエラー信号がゼロとなった時点を起動完了と判定する。

この時、デューティコマンドｄｃ［ｎ］は（３），（４）式のいずれを用いてもｄｃ［ｎ−１］と等しくなるため、補償係数を起動用から定常時用に切り替えても演算結果に影響を及ぼさない。

３スイッチング周期連続してデジタルエラー信号がゼロとなったことはエラー判定回路１６１により検出され、エラー判定回路１６１がこれを検出すると検出信号をラッチ回路１６２に送信し、該検出信号をラッチ回路１６２が記憶して、起動完了を示す起動フラグｓｅｌを出力する。この起動フラグｓｅｌにてＭＵＸ回路１５０を切り替え制御する。

図３に、実施例１の起動検出回路１６０の動作シミュレーション結果を示す。３スイッチング周期連続してデジタルエラー信号がゼロとなり起動完了と判定した時点で起動フラグｓｅｌが立ち上がり、同時に補償係数が起動時用のＡｓ，ＢＳ，Ｃｓから定常動作用のＡｒ，Ｂｒ，Ｃｒに変更されている。補償係数切り替えのタイミングをこのようにすることにより、出力電圧Ｖｏｕｔとインダクタ電流ＩＬは不安定にならず、起動時から定常動作に滑らかに移行できている。

図４に、実施例１での起動特性と過渡応答特性のシミュレーション結果を示す。起動時は補償係数Ａｓ，Ｂｓ，Ｃｓを用いた低速制御、起動完了後の定常動作に入るとＡｒ，Ｂｒ，Ｃｒを用いた高速制御により、起動特性と過渡応答特性の両立が可能となっている。

以上説明したように、本発明に係る補償回路１００は、起動用の補償係数でのＰＩＤ演算と定常動作用の補償係数でのＰＩＤ演算とを切り替え制御することにより、起動特性と過渡応答特性が良好なデジタル制御ＤＣ／ＤＣコンバータを実現できる。

図５に、本発明に係る補償回路１００の第２の実施例を示す。図２に示す実施例１と同じ部位には同じ符号を付して、詳細な説明は省略する。
図５に示す実施例２は、図２に示す実施例１の回路構成例と基本構成は同一であるが、起動用の補償係数と定常動作用の補償係数とを切り替える起動フラグｓｅｌの生成方法が異なっている。

実施例１では、ＰＩＤ演算開始前に基準電圧Ｖｒｅｆが立ち上がっていることを前提として、デジタルエラー信号ｅ［ｎ］が３スイッチング周期連続してエラーゼロを検出した時点を起動完了と判定した。しかし、ＰＩＤ演算開始時にエラーレジスタ１１０がゼロにリセットされてしまっていると、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆまで立ち上がっていない状態で起動完了したと誤判定し、補償係数を起動用から定常動作用に切り替えてしまう可能性がある。

そこで実施例２では、起動検出回路１６０にパワーグッド機能を付加した回路構成としている。すなわち、起動検出回路１６０は、エラー判定回路１６１と、ラッチ回路１６２と、論理積回路１６３と、を備えていて、パワーグッド信号ＰＧが入力される。パワーグッド回路１６５は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに対してある指定範囲（Ｖｒｅｆ±α）に到達するとフラグを出力する機能を有しており、出力電圧Ｖｏｕｔの起動を検知することができる。このパワーグッド回路１６５のパワーグッド信号ＰＧと、エラー判定回路１６１がデジタルエラー信号ｅ［ｎ］が３スイッチング周期連続してゼロとなるエラーゼロを検出した信号（エラー判定回路１６１の出力）が入力される論理積回路１６３の出力信号でラッチ回路１６２をセットし起動フラグｓｅｌを生成する。これにより、パワーグッド信号ＰＧが出力されないと起動フラグｓｅｌが出力されないので、出力電圧Ｖｏｕｔが立ち上がっていない状態で、補償係数を切り替えてしまうことを確実に防止することができる。

図６に、本発明に係る補償回路１００の第３の実施例を示す。図２に示す実施例１と同じ部位には同じ符号を付して、詳細な説明は省略する。
図６に示す実施例３は、起動用の補償係数と定常動作用の補償係数を有し起動フラグによって２種類の補償係数を切り替えてＰＩＤ演算する機能は実施例１と同じであるが、ＰＩＤ演算する回路構成が異なっている。

実施例１では、起動用のＰＩＤ演算回路１２０と定常動作用のＰＩＤ演算回路１２５とを別々に設け、これらの出力をＭＵＸ回路１５０で切り替える回路構成としたが、ＰＩＤ演算用の乗算器や加算器をそれぞれ別々に備えることは、回路面積の増加などＩＣ製造上は不利となる。

そこで実施例３では、起動用の補償係数と定常動作用の補償係数をＭＵＸ回路で先に切り替えて、ＰＩＤ演算する乗算器と加算器を共通にする回路構成としている。
すなわち、図６に示す実施例３は、エラーレジスタ１１０と、乗算器１１６，１１７，１１８と、加算器１１９と、累積演算回路１４０と、ＭＵＸ回路１５１，１５２，１５３と、起動検出回路１６０と、記憶回路１７０と、を備えている。

記憶回路１７０は、レジスタやメモリなど補償係数を格納する記憶回路で、起動用の制御ゲインの低い補償係数Ａｓ，Ｂｓ，Ｃｓを格納する１７１，１７３，１７５と、定常動作用の制御ゲインの高い補償係数Ａｒ，Ｂｒ，Ｃｒを格納する１７２，１７４，１７６と、を備えている。記憶回路１７０に格納された補償係数は、ＭＵＸ回路１５１，１５２，１５３にて起動フラグｓｅｌの状態により起動用あるいは定常動作用の何れかの補償係数が選択され、乗算器１２１，１２２，１２３および加算器１２４にてエラーレジスタ１１０のデジタルエラー信号ｅ［ｎ］，ｅ［ｎ−１］，ｅ［ｎ−２］とそれぞれ乗算され、その乗算結果が加算器１２４により加算されることによりＰＩＤ演算され、累積演算器１４０を介してデューティコマンドｄｃ［ｎ］を出力する。

図６に示す実施例３の構成とすることにより、起動時と定常動作時の補償係数の切り替え制御を、ＩＣチップ面積の増大を抑制することができる回路構成で実現可能となる。
なお、実施例３において、実施例２で示したパワーグッド機能を付加した回路構成とすることも、当然可能であることは言うまでもない。

図７に、本発明に係る補償回路１００の第４の実施例を示す。図６に示す実施例３と同じ部位には同じ符号を付して、詳細な説明は省略する。
図７に示す実施例４は、図６に示す実施例３と基本構成は同一であるが、補償係数を格納する記憶回路の構成方法が異なっている。

実施例３では、起動用および定常動作用の補償係数を予め設定した値で記憶回路１７０に格納する構成としたが、起動特性および過渡特性をＤＣ／ＤＣコンバータの用途に応じて調整することは困難である。

そこで、実施例４では、実施例３の記憶回路１７０の代わりに、起動用および定常動作用の補償係数をそれぞれｍ組格納する記憶回路１８０を備え、データ信号Ｄａｔａとアドレス信号Ａｄｄによりｍ組の補償係数の書き込みと読み出しが可能な構成とする。そして、この記憶回路１８０から読み出される起動用の補償係数Ａｓ０〜Ａｓｍ，Ｂｓ０〜Ｂｓｍ，Ｃｓ０〜Ｃｓｍおよび定常動作用の補償係数Ａｒ０〜Ａｒｍ，Ｂｒ０〜Ｂｒｍ，Ｃｒ０〜Ｃｒｍを用いて、実施例３と同様にＰＩＤ演算を行う。

図７に示す実施例４の構成とすることにより、ＤＣ／ＤＣコンバータの仕様に応じて起動用および定常動作用の補償係数を適切に設定することが可能となり、ＤＣ／ＤＣコンバータの用途の拡大が期待される。

なお、図７の実施例において記憶回路１８０は、制御部１０と同一のＩＣ上に形成しても良いし、制御部１０のＩＣとは別に設置しても良い。また、実施例２で示したパワーグッド機能を追加しても良いことは言うまでもない。

図８に、本発明に係る補償回路１００の第５の実施例を示す。図２に示す実施例１と同じ部位には同じ符号を付して、詳細な説明は省略する。
実施例１から４で示した補償回路１００はＰＩＤ制御を用いていた。しかし、電流モードのＤＣ／ＤＣコンバータのように１次の補償回路で補償が可能な場合は、ＰＩ制御が用いられる。離散化したデジタルＰＩ制御は、次式のように表される。

ここで、ｄ［ｎ−１］は１スイッチング周期前のデューティコマンド、ｅ［ｎ−１］は１スイッチング周期前のデジタルエラー信号出力、Ａ，Ｂは設定する補償係数である。図８は、上記（６）式の関係をブロック図で示したものである。

図８に示す実施例５は、エラーレジスタ１１３と、ＰＩ演算回路１３０，１３５と、累積演算回路１４０と、ＭＵＸ回路１５０と、起動検出回路１６０と、を備えている。
エラーレジスタ１１３は、デジタルエラー信号ｅ［ｎ］が入力されるとともに、１スイッチング周期前のデジタルエラー信号ｅ［ｎ−１］を記憶するレジスタ１１１と、を備え、これらのデジタルエラー信号ｅ［ｎ］，ｅ［ｎ−１］を出力する。

ＰＩ演算回路１３０は、起動特性に要求される低い制御ゲイン（低速制御）となる補償係数Ａｓ，Ｂｓを有し、該補償係数とデジタルエラー信号ｅ［ｎ］，ｅ［ｎ−１］との乗算をそれぞれ行う乗算器１３１，１３２と、該乗算器の出力を加算する加算器１３３と、を備えている。

ＰＩ演算回路１３５は、定常動作時に要求される高い制御ゲイン（高速制御）となる補償係数Ａｒ，Ｂｒを有し、該補償係数とデジタルエラー信号ｅ［ｎ］，ｅ［ｎ−１］との乗算をそれぞれ行う乗算器１２６，１２７と、該乗算器の出力を加算する加算器１３８と、を備えている。

累積演算回路１４０は、１スイッチング周期前のデューティコマンドｄｃ［ｎ−１］を記憶するレジスタ１４１と、該レジスタ出力とＭＵＸ回路１５０の出力を加算する加算器１４２と、を備えていて、デューティコマンドｄｃ［ｎ］を出力する。

ＭＵＸ回路１５０は、起動用のＰＩ演算回路１３０の出力と、定常動作用のＰＩ演算回路１３５の出力を、起動検出回路１６０の出力の起動フラグｓｅｌにより切り替え動作する。

起動検出回路１６０は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに到達したこと検出することにより起動完了を判定するエラー判定回路１６１と、起動完了を示す起動フラグｓｅｌを出力するラッチ回路１６２と、を備えている。なお、起動検出回路１６０は、ＰＩＤ制御の場合と異なり、（７）式に示すように初めて２スイッチング周期連続してデジタルエラー信号がゼロとなった時点を起動完了と判定し、起動フラグｓｅｌを出力する。

この起動フラグｓｅｌにより起動用の補償係数と定常動作用の補償係数とを切り替えて２種類のＰＩ制御を行い、起動特性と過渡応答特性の両立を実現している。

なお、図８に示すＰＩ制御の実施例５は、実施例１から実施例４に示したＰＩＤ制御と同様の構成にすることは可能であることは言うまでもない。
以上説明したように、出力電圧Ｖｏｕｔの検出値と目標となる基準電圧Ｖｒｅｆとの差電圧から生成されるデジタルデジタルエラー信号からＰＷＭ信号のデューティ比を計算する補償回路であって、起動時用の補償係数での演算結果と定常時用の補償係数での演算結果とを起動検出回路により切り替え制御することにより、起動特性と過渡応答特性が良好なデジタル制御ＤＣ／ＤＣコンバータを実現できる。

以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良や変更が可能である。

１０，１１，１２，１３制御部
２０，２１ 出力回路
３０，３１ 平滑回路
１００，１０１ 補償回路
１０３〜１０４，１１１〜１１２，１４１ レジスタ
１０５，１２０，１２５ ＰＩＤ演算回路
１０６〜１０８，１１６〜１１８，１２１〜１２３，１２６〜１２８，１３１〜１３２，１３６〜１３７ 乗算器
１０９，１２４，１２９，１３３，１３８，１４２ 加算器
１１０，１１３ エラーレジスタ
１３０，１３５ ＰＩ演算回路
１４０ 累積演算回路
１５０〜１５３ マルチプレクサ（ＭＵＸ）回路
１６０ 起動検出回路
１６１ エラー判定回路
１６２ ラッチ回路
１６３ 論理積回路
１６５ パワーグッド回路
１７０〜１７６，１８０ 記憶回路
１９１ デジタル回路部
１９２ ステップ回路
１９３ 緩衝回路
２００，２０１ ＡＤ変換回路
３００，３０１ デジタルＰＷＭ回路
４００，４０１ デッドタイム回路
５０１ 制御回路
５０２ ＰＷＭ回路
５０３ ソフトスタート回路
Ａ，Ａｒ，Ａｒ０〜Ａｒｍ，Ａｓ，Ａｓ０〜Ａｓｍ，Ｂ，Ｂｒ，Ｂｒ０〜Ｂｒｍ，Ｂｓ，Ｂｓ０〜Ｂｓｍ，Ｃ，Ｃｒ，Ｃｒ０〜Ｃｒｍ，Ｃｓ，Ｃｓ０〜Ｃｓｍ 補償係数
Ａｄｄ アドレス信号
ＣＫ クロック信号
Ｃｉｎ，Ｃｏｕｔ，Ｃｓｓ コンデンサ素子
Ｄａｔａ データ信号
ｄｃ［ｎ］，ｄｃ［ｎ−１］ デューティコマンド
ＤＨ，ＤＬ 駆動回路
ｅ［ｎ］，ｅ［ｎ−１］，ｅ［ｎ−２］ デジタルエラー信号
Ｌ インダクタ素子
ＯＰ１ オペアンプ
ＰＧ パワーグッド信号
ＱＨ，ＱＬ スイッチング素子（ＰＭＯＳ，ＮＭＯＳ）
Ｒ１〜Ｒ３３，Ｒｓｓ 抵抗素子
ＳＣ 指令値
ｓｅｌ 起動フラグ
ＳＳ 出力基準電圧
ＳＷ１〜ＳＷ３２ スイッチ回路
Ｖ１〜Ｖ３２ 分圧電圧
Ｖｉｎ 入力電源端子および入力電圧値
Ｖｒｅｆ 基準電圧端子および基準電圧
Ｖｏｕｔ 出力電源端子および出力電圧値

Claims (8)

1. ＰＷＭ信号によりスイッチング素子をオン・オフ制御し、入力電圧を所望する出力電圧に変換するＤＣ／ＤＣコンバータであって、
   出力電圧の検出値と基準電圧との差電圧をデジタルエラー信号に変換するＡＤ変換回路と、前記デジタルエラー信号からデジタル演算により前記ＰＷＭ信号のデューティ比を算出する補償回路と、前記デューティ比に応じてＰＷＭ信号を生成するデジタルＰＷＭ回路と、前記出力電圧の検出値が所定範囲内にあることを検出するとパワーグッド信号を出力するパワーグッド検出回路と、を有し、
   前記補償回路は、異なる補償係数を用いて複数の演算を行う演算回路と、出力電圧の起動完了を検出する検出回路と、前記演算回路の複数の演算結果を前記検出回路の検出結果に応じて切り替えて出力する選択回路と、
   を備え、
   前記検出回路は、前記デジタルエラー信号が３スイッチング周期連続してエラーゼロを出力したことを検出するとエラーゼロ信号を出力するエラー判定回路と、前記デジタルエラー信号がスイッチング周期で所定回数連続してエラーゼロを出力したことを検出するとエラーゼロ信号を出力するエラー判定回路と、前記エラーゼロ信号と前記パワーグッド信号が同時に出力されると前記起動フラグを出力するラッチ回路と、
   を備えたことを特徴とするデジタル制御ＤＣ／ＤＣコンバータ。
2. 前記演算回路は、制御ゲインが低い第１の補償係数と制御ゲインが高い第２の補償係数とを用いてＰＩＤ演算を行うことにより前記複数の演算結果を算出し、前記選択回路は、起動時は前記第１の補償係数による演算の結果を選択し、定常動作時は前記第２の補償係数による演算の結果を選択することを特徴とする請求項１記載のデジタル制御ＤＣ／ＤＣコンバータ。
3. 前記選択回路は、前記第１の補償係数でのＰＩＤ演算結果と前記第２の補償係数でのＰＩＤ演算結果とが入力されるマルチプレクサ回路を有し、前記起動フラグにより前記マルチプレクサ回路の出力を切り替えることを特徴とする請求項１または２に記載のデジタル制御ＤＣ／ＤＣコンバータ。
4. 前記演算回路は、制御ゲインが低い第１の補償係数と制御ゲインが高い第２の補償係数とを用いてＰＩ演算を行うことにより前記複数の演算結果を算出し、前記選択回路は、起動時は前記第１の補償係数による演算の結果を選択し、定常動作時は前記第２の補償係数による演算の結果を選択することを特徴とする請求項１記載のデジタル制御ＤＣ／ＤＣコンバータ。
5. 前記検出回路は、前記デジタルエラー信号が２スイッチング周期連続してエラーゼロを出力したことを検出するとエラーゼロ信号を出力するエラー判定回路と、該エラー判定回路の出力を受けて起動完了を示す起動フラグを出力するラッチ回路と、を備えたことを特徴とする請求項１または４に記載のデジタル制御ＤＣ／ＤＣコンバータ。
6. 前記ＡＤ変換回路と、前記補償回路と、前記デジタルＰＷＭ回路と、が同一の半導体集積回路上に形成されたことを特徴とする請求項１記載のデジタル制御ＤＣ／ＤＣコンバー
   タ。
7. 前記異なる補償係数は、前記補償回路に予め設定されていることを特徴とする請求項６記載のデジタル制御ＤＣ／ＤＣコンバータ。
8. 前記異なる補償係数は、外部から読み書き可能な内部記憶回路または外部記憶回路に格納されており、前記補償回路は前記内部記憶回路または外部記憶回路を参照してＰＩ演算またはＰＩＤ演算を行うことを特徴とする請求項６記載のデジタル制御ＤＣ／ＤＣコンバータ。