KR101856681B1 - 디지털 벅-부스트 변환 회로 및 이의 동작 방법 - Google Patents

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Abstract

디지털 벅-부스트 변환 회로가 제공된다. 상기 디지털 벅-부스트 변환 회로는 출력 전압 신호를 디지털 신호로 변환하는 아날로그-디지털 컨버터, 주파수별로 측정된 상기 디지털 신호의 산포도들에 기초하여 펄스 주기 제어 신호를 출력하는 펄스 주기 제어 블럭, 상기 펄스 주기 제어 신호에 기초하여 펄스를 출력하는 펄스 생성 블럭, 및 상기 펄스를 상기 출력 전압 신호로 변환하여 출력하는 벅-부스트 컨버터를 포함한다.

Description

디지털 벅-부스트 변환 회로 및 이의 동작 방법{DIGITAL BUCK-BOOST CONVERSION CIRCUIT AND METHOD OF OPERATING THE SAME}
본 발명의 개념에 따른 실시 예는 벅-부스트 변환 회로에 관한 것으로, 특히 디지털 제어 신호에 기초하여 벅-부스트 변환을 수행하는 디지털 벅-부스트 변환 회로 및 이의 동작 방법에 관한 것이다.
오늘날 모든 전자 제품들은 일정한 전압을 동작 전압으로서 공급받는다. 따라서, 상기 전자 제품들은 일정한 전압을 공급하기 위한 전압 제어기를 포함하며, 상기 전압 제어기로서 벅-부스트 컨버터(buck-boost converter)가 사용된다.
벅-부스트 컨버터는 기준 전압보다 높거나 낮지 않은 전압을 출력하는 DC-DC 컨버터의 한 종류이다. 벅-부스트 컨버터는 기준 전압보다 낮은 입력 전압이 입력되면 상기 입력 전압을 승압을 하는 부스트 컨버터로서 작동하고, 기준 전압보다 높은 입력 전압이 입력되면 상기 입력 전압을 강압을 하는 벅-컨버터로서 작동한다.
종래의 벅-부스트 변환 회로는 벅-부스트 컨버터의 출력 전압과 기준 전압을 비교하고, 비교 결과를 톱니파 신호(sawtooth signal)를 이용해 PWM(pulse width modulation) 변환하여 상기 벅-부스트 컨버터를 제어하는 제어 회로를 포함한다.
종래의 아날로그 벅-부스트 변환 회로는 아날로그 방식으로 동작하고, 상기 변환 회로가 칩에서 구현되는 면적이 크고 전류 소모가 많기 때문에 효율이 낮다.
상기 변환 회로로부터 EMI(electromagnetic interference)가 발생하고, 상기 변환 회로의 출력 전압의 리플 성분이 발생할 수 있다.
종래의 디지털 벅-부스트 변환 회로는 아날로그 벅-부스트 변환 회로의 면적과 전류 소모를 개선할 수 있으나, EMI 및 리플 성분을 제거할 수 있는 연구가 필요하다.
따라서, 종래의 디지털 벅-부스트 변환 회로는 EMI 및 리플 성분을 제거하기 위해 PWM 신호의 주기를 증가시키거나 감소시키는 방법, 또는 PWM 신호에 노이즈 성분을 부가하는 방법을 사용한다.
그러나, 종래의 디지털 벅-부스트 변환 회로에서는 여전히 높은 EMI가 발생하고 상기 변환 회로의 출력 전압의 리플 성분이 제거되지 않는다.
본 발명이 이루고자 하는 기술적인 과제는 EMI(electromagnetic interference)를 제거 또는 방지하고 출력 전압의 리플 성분을 감소시킬 수 있는 디지털 벅-부스트 변환 회로 및 이의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 디지털 벅-부스트 변환 회로는 출력 전압 신호를 디지털 신호로 변환하는 아날로그-디지털 컨버터, 주파수별로 측정된 상기 디지털 신호의 산포도들(degrees of scattering)에 기초하여 펄스 주기 제어 신호를 출력하는 펄스 주기 제어 블럭, 상기 펄스 주기 제어 신호에 기초하여 펄스를 출력하는 펄스 생성 블럭, 및 상기 펄스를 상기 출력 전압 신호로 변환하여 출력하는 벅-부스트 컨버터(buck-boost converter)를 포함한다.
상기 펄스 주기 제어 블럭은 상기 디지털 신호의 전압 레벨을 주파수별로 측정하여 측정 값을 메모리에 저장하는 제1 감지 회로, 상기 메모리에 주파수별로 저장된 전압 레벨들에 대한 상기 산포도들을 계산하는 계산 회로, 및 상기 산포도들에 기초하여 상기 펄스의 주기를 조절하기 위한 펄스 주기 제어 신호를 발생하는 제1 제어 회로를 포함할 수 있다.
상기 제1 감지 회로는 상기 디지털 신호를 주파수별로 분리하는 밴드 패스 필터(band pass filter), 및 상기 밴드 패스 필터의 출력과 상기 디지털 신호를 합하고 합쳐진 신호를 측정하여 상기 메모리에 상기 전압 레벨로서 저장하는 레벨 디텍터를 포함할 수 있다.
상기 제1 제어 회로는 상기 산포도들에 기초하여 상기 펄스의 주기에 대한 클럭 코드를 출력하는 코드 발생 회로, 및 상기 클럭 코드에 따라 상기 펄스 주기 제어 신호를 발생하는 디지털 제어 발진기를 포함할 수 있다.
상기 디지털 벅-부스트 변환 회로는 상기 디지털 신호의 레벨에 기초하여 상기 펄스의 듀티 사이클를 제어하기 위한 펄스 듀티 사이클 제어 신호를 출력하는 펄스 듀티 사이클 제어 블럭을 더 포함할 수 있다.
상기 펄스 듀티 사이클 제어 블럭은 상기 디지펄 신호의 레벨을 측정하는 제2 감지 회로, 측정된 레벨의 리플 성분을 제거하는 리플 제거 회로, 상기 리플 제거 회로의 출력과 기준 전압의 차이를 출력하는 감산 회로, 및 상기 감산 회로의 출력과 직전의 펄스 듀티 사이클 값에 따라 결정되는 현재 펄스 듀티 사이클 값을 포함하는 상기 펄스 듀티 사이클 제어 신호를 출력하는 제2 제어 회로를 포함할 수 있다.
상기 펄스 듀티 사이클 값(Yn )은 다음의 수학식
Figure 112011104769205-pat00001
에 따라 결정될 수 있으며, X는 상기 감산 회로의 출력이고, Yn -1은 상기 직전의 펄스 듀티 사이클 값이고, A는 Yn -1에 대한 이득 값이고, B는 X에 대한 이득 값이다.
상기 디지털 벅-부스트 변환 회로는 상기 펄스에 기초하여 상기 벅-부스트 컨버터로 드라이빙 전류를 출력하는 드라이빙 전류 버퍼(driving current buffer)를 더 포함하며, 상기 펄스 주기 제어 블럭은 상기 드라이빙 전류의 크기를 제어하는 드라이빙 전류 제어 신호를 출력할 수 있다.
본 발명의 실시 예에 따른 디지털 벅-부스트 변환 회로는 모바일 기기의 일부로서 구현될 수 있다.
본 발명의 실시 예에 따른 디지털 벅-부스트 변환 방법은 출력 전압 신호를 디지털 전압 신호로 변환하는 단계, 주파수별로 측정된 상기 디지털 전압 신호의 산포도들(degrees of scattering)에 기초하여 펄스 주기 제어 신호를 출력하는 단계, 상기 펄스 주기 제어 신호에 기초하여 주기가 조절된 펄스를 출력하는 단계, 및 상기 펄스를 상기 출력 전압 신호로 변환하여 출력하는 단계를 포함한다.
상기 펄스 주기 제어 신호를 출력하는 단계는 상기 디지털 전압 신호의 전압 레벨을 주파수별로 측정하여 측정 값을 메모리에 저장하는 단계, 상기 메모리에 주파수별로 저장된 전압 레벨들에 대한 상기 산포도들을 계산하는 단계, 및 상기 산포도들에 기초하여 상기 펄스 주기 제어 신호를 발생하는 단계를 포함할 수 있다.
상기 펄스 주기 제어 신호를 발생하는 단계는 상기 산포도들에 기초하여 상기 펄스의 상기 주기를 조절하기 위한 클럭 코드를 출력하는 단계, 및 상기 클럭 코드에 따라 상기 펄스 주기 제어 신호를 발생하는 단계를 포함할 수 있다.
상기 디지털 벅-부스트 변환 방법은 상기 디지털 신호의 레벨에 기초하여 상기 펄스의 듀티 사이클를 제어하기 위한 펄스 듀티 사이클 제어 신호를 출력하는 단계를 더 포함할 수 있다.
상기 펄스 듀티 사이클 제어 신호를 출력하는 단계는 상기 디지털 전압 신호의 레벨을 측정하는 단계, 측정된 레벨의 리플 성분을 제거하는 단계, 및 상기 리플 제거 회로의 출력과 기준 전압의 차이와 직전의 펄스 듀티 사이클 값에 따라 결정되는 현재 펄스 듀티 사이클 값을 포함하는 상기 펄스 듀티 사이클 제어 신호를 출력하는 단계를 포함할 수 있다.
상기 펄스 듀티 사이클 값(Yn)은 다음의 수학식
Figure 112011104769205-pat00002
에 따라 결정될 수 있으며, X는 상기 리플 제거 회로의 출력 신호와 상기 기준 전압의 상기 차이이고, Yn -1은 상기 직전의 펄스 듀티 사이클 값이고, A는 Yn -1에 대한 이득 값이고, B는 X에 대한 이득 값이다.
본 발명의 실시 예에 따른 디지털 벅-부스트 변환 회로 및 디지털 벅-부스트 변환 방법은 EMI(electromagnetic interference)를 방지하고 출력 전압의 리플 성분을 감소시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 디지털 벅-부스트 변환 회로의 블럭도이다.
도 2a는 도 1에 도시된 펄스 주기 제어 블럭의 블럭도의 일 실시 예를 나타낸다.
도 2b는 도 1에 도시된 펄스 주기 제어 블럭의 블럭도의 다른 실시 예를 나타낸다.
도 3은 본 발명의 다른 실시 예에 따른 디지털 벅-부스트 변환 회로의 블럭도이다.
도 4는 도 3에 도시된 펄스 주기 제어 블럭의 블럭도이다.
도 5는 도 3에 도시된 펄스 듀티 사이클 제어 블럭의 블럭도의 일 실시 예를 나타낸다.
도 6은 도 3에 도시된 펄스 듀티 사이클 제어 블럭의 블럭도의 다른 실시 예를 나타낸다.
도 7은 본 발명의 실시 예에 따른 디지털 벅-부스트 변환 방법을 설명하기 위한 플로우 차트(flow chart)이다.
도 8은 도 2a, 도2b 또는 도 4에 도시된 펄스 주기 제어 블럭의 동작을 설명하기 위한 그래프이다.
도 9는 도 1 또는 도 3에 도시된 디지털 벅-부스트 변환 회로를 포함하는 전력 제어 장치의 일 실시 예를 나타내는 블럭도이다.
도 10은 도 1 또는 도 3에 도시된 디지털 벅-부스트 변환 회로를 포함하는 전력 제어 장치의 다른 실시 예를 나타내는 블럭도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 디지털 벅-부스트 변환 회로의 블럭도 이고, 도 7은 본 발명의 실시 예에 따른 디지털 벅-부스트 변환 방법을 설명하기 위한 플로우 차트(flow chart)이다.
도 1을 참조하면, 디지털 벅-부스트 변환 회로(10-1)는 아날로그-디지털 컨버터(analog-to-digital converter(ADC); 100), 펄스 주기 제어 블럭(200), 펄스 생성 블럭(300), 및 벅-부스트 컨버터(buck-boost converter; 400)를 포함한다.
ADC(100)는 벅-부스트 컨버터(400)로부터 출력된 출력 전압 신호(VOUT)를 디지털 전압 신호(DVOUT)로 변환하여 출력한다(S100).
펄스 주기 제어 블럭(200)은 디지털 전압 신호(DVOUT)를 주파수별로 측정하고(S120), 측정된 디지털 전압 신호(DVOUT)의 주파수별 산포도들(degrees of scattering)를 계산하고(S140), 계산된 주파수별 산포도들에 기초하여 펄스(PULSE)의 주기를 제어하기 위한 펄스 주기 제어 신호(PCS)를 출력한다(S160).
실시 예에 따라, 산포도는 분산 또는 표준 편차일 수 있다.
예를 들어, 주파수별로 측정된 디지털 전압 신호(DVOUT)의 전압 레벨의 수가 N(N은 자연수)개일 때, 상기 산포도, 즉 분산(v)은 수학식 1에 따라 계산된다.
[수학식 1]
Figure 112011104769205-pat00003
다른 실시 예에 따라, 상기 산포도, 즉 표준 편차(sd)는 수학식 2에 따라 계산된다.
[수학식 2]
Figure 112011104769205-pat00004
수학식 1과 수학식 2를 참조하면, li는 주파수별로 측정된 디지털 전압 신호 (DVOUT)의 전압 레벨들 중에서 i(1≤i≤N, i는 자연수)번째 전압 레벨의 값이고, m은 주파수별로 측정된 디지털 전압 신호(DVOUT)의 전압 레벨들의 평균 값이다.
설명의 편의를 위해, 도 8에 도시된 바와 같이 기준 값(REF)보다 큰 산포도를 갖는 주파수 성분을 '초과 주파수 성분'이라 한다.
펄스 생성 블록(300)은 펄스 주기 제어 블럭(200)으로부터 출력된 펄스 주기 제어 신호(PCS)에 응답하여 초과 주파수 성분을 포함하지 않은 펄스를 출력한다(S180). 따라서 디지털 벅-부스트 변환 회로(10-1)는 EMI(electromagnetic interference)를 방지하고 출력 전압 신호(VOUT)의 리플 성분을 감소시킬 수 있다.
즉, 주파수별 산포도(v 또는 sd)의 크기는 출력 전압(VOUT)의 주파수별 리플 성분의 크기에 비례하므로, 디지털 벅-부스트 변환 회로(10-1)는 초과 주파수 성분을 포함하지 않는 펄스(PULSE)를 이용해 출력 전압(VOUT)의 리플 성분을 감소시킬 수 있고 EMI를 방지할 수 있다.
도 2a는 도 1에 도시된 펄스 주기 제어 블럭의 블럭도의 일 실시 예를 나타내고, 도 2b는 도 1에 도시된 펄스 주기 제어 블럭의 블럭도의 다른 실시 예를 나타낸다.
도 1, 도 2a, 도 2b 및 도 7을 참조하면, 펄스 주기 제어 블럭(200-1)은 제1감지 회로(220-1 또는 220-2, 총체적으로 220이라 한다.), 계산 회로(240), 및 제1제어 회로(260)를 포함할 수 있다.
제1감지 회로(220-1 또는 220-2)는 디지털 출력 신호(DVOUT)의 전압 레벨을 주파수별로 측정하여 측정 값을 메모리(미도시)에 저장한다(S120).
실시 예에 따라, 제1감지 회로(220-1)는 밴드 패스 필터(band pass filter(BPF); 222-1), 및 레벨 디텍터(224-1)를 포함할 수 있다. BPF(222-1)는 ADC(100)로부터 출력된 디지털 전압 신호(DVOUT)를 주파수별로 분리하고, 레벨 디텍터(224-1)는 BPF(222)에 의해서 분리된 주파수별 디지털 전압 신호의 전압 레벨을 측정하고 측정 값을 상기 메모리에 주파수별로 저장한다.
다른 실시 예에 따라, 제1감지 회로(220-2)는 밴드 패스 필터(band pass filter(BPF); 222-2), 및 레벨 디텍터(224-2)를 포함할 수 있다. BPF(222-2)는 ADC(100)로부터 출력된 디지털 전압 신호(DVOUT)를 주파수별로 분리하고, 레벨 디텍터(224-2)는 BPF(222)에 의해서 분리된 주파수별 디지털 전압 신호와 ADC(100)로부터 출력된 디지털 전압 신호(DVOUT)를 합(add)하고 합쳐진 신호의 전압 레벨을 측정하고 측정 값을 상기 메모리에 주파수별로 저장한다.
계산 회로(240)는 상기 메모리에 주파수별로 저장된 전압 레벨들에 대한 주파수별 산포도들을 수학식 1 및/또는 수학식 2에 따라 계산한다(S140).
제1제어 회로(260)는 주파수별로 계산된 산포도들에 기초하여 펄스(PULSE)의 주기를 조절하기 위한 펄스 주기 제어 신호(PCS)를 발생한다(S160).
펄스 생성 블럭(300)은 제1제어 회로(260)로부터 출력된 펄스 주기 제어 신호(PCS)에 따라 초과 주파수 성분을 포함하지 않는 펄스(PULSE)를 발생한다(S180).
디지털 벅-부스트 변환 회로(10-1)에 의해 초과 주파수 성분을 포함하지 않는 펄스(PULSE)가 출력되는 과정은 도 8에서 상세히 설명될 것이다.
제1제어 회로(260)는 코드 발생 회로(262), 및 디지털 제어 발진기 (digitally controlled oscillator(DCO); 264)를 포함할 수 있다.
코드 발생 회로(262)는 주파수별 산포도들에 기초하여 펄스(PULSE)의 주기를 제어하기 위한 클럭 코드(CODE)를 출력하고, DCO(264)는 클럭 코드(CODE)에 따라 조절되는 주파수를 갖는 펄스 주기 제어 신호(PCS)를 발생한다(S160).
펄스 생성 블럭(300)은 펄스 주기 제어 블럭(200)으로부터 출력된 펄스 주기 제어 신호(PCS)에 기초하여 펄스(PULSE)를 출력한다(S180).
벅-부스트 컨버터(400)는 펄스(PULSE)를 출력 전압 신호(VOUT)로 변환하여 출력한다(S200).
실시 예에 따라, ADC(100), 펄스 주기 제어 블럭(200), 펄스 생성 블럭 (300), 펄스 듀티 사이클 제어 블럭(500), 및 드라이빙 전류 버퍼(600)는 하나의 칩 또는 별개의 칩으로 구현될 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 디지털 벅-부스트 변환 회로의 블럭도이다.
도 3 및 도 7을 참조하면, 디지털 벅-부스트 변환 회로(10-2)는 ADC(100), 펄스 주기 제어 블럭(200'), 펄스 듀티 사이클 제어 블럭(pulse duty cycle control block; 500), 펄스 생성 블럭(300'), 드라이빙 전류 버퍼(600), 및 벅-부스트 컨버터(400')를 포함한다.
ADC(100)의 구조 및 동작은 도 1의 ADC(100)의 구조 및 동작과 동일하다.
펄스 주기 제어 블럭(200')은 디지털 전압 신호(DVOUT)를 주파수별로 측정하고(S120), 측정된 디지털 전압 신호(DVOUT)의 주파수별 산포도들(degrees of scattering)를 계산하고(S140), 계산된 주파수별 산포도들에 기초하여 펄스(PULSE)의 주기를 제어하기 위한 펄스 주기 제어 신호(PCS)와 드라이빙 전류의 크기를 제어하기 위한 드라이빙 전류 제어 신호(DCCS)를 출력한다(S160).
도 4는 도 3에 도시된 펄스 주기 제어 블럭의 블럭도이다.
도 3, 도 4 및 도 7을 참조하면, 펄스 주기 제어 블럭(200')은 제1감지 회로(220), 계산 회로(240), 및 제1제어 회로(260')를 포함할 수 있다.
제1감지 회로(220)의 구조 및 동작은 도 2의 제1감지 회로(220)의 구조 및 동작과 동일하고, 계산 회로(240)의 구조 및 동작은 도 2의 계산 회로(240)의 구조 및 동작과 동일하다.
제1제어 회로(260')는 상기 주파수별 산포도들에 기초하여 펄스(PULSE)의 주기를 조절하기 위한 펄스 주기 제어 신호(PCS) 및 드라이빙 전류의 크기를 제어하기 위한 드라이빙 전류 제어 신호(DCCS)를 발생한다(S160).
제1제어 회로(260')는 코드 발생 회로(262), 및 DCO(264), 및 구동 전류 제어 회로(266)를 포함할 수 있다.
코드 발생 회로(262)의 구조 및 동작은 도 2의 코드 발생 회로(262)의 구조 및 동작과 동일하고, DCO(264)의 구조 및 동작은 도 2의 DCO(264)의 구조 및 동작과 동일하다.
구동 전류 제어 회로(266)는 주파수별 산포도들에 기초하여 드라이빙 전류 제어 신호(DCCS)를 출력한다. 드라이빙 전류 버퍼(600)는 드라이빙 전류 제어 신호 (DCCS)에 응답하여 벅-부스트 컨버터(400')로 출력되는 전류의 크기를 제어할 수 있다.
펄스 듀티 사이클 제어 블럭(500)은 ADC(100)로부터 출력된 디지털 전압 신호(DVOUT)의 레벨을 측정하고(S220), 측정된 레벨에 기초하여 펄스(PULSE)의 듀티 사이클를 제어하기 위한 펄스 듀티 사이클 제어 신호(DCS)를 출력한다(S240).
도 5는 도 3에 도시된 펄스 듀티 사이클 제어 블럭의 블럭도의 일 실시 예를 나다낸다.
도 1, 도 3, 도 5 및 도 7을 참조하면, 펄스 듀티 사이클 제어 블럭(500-1)은 제2감지 회로(520-1), 리플 제거 회로(540-1), 감산 회로(560-1), 및 제2제어 회로 (580-1)를 포함할 수 있다.
제2감지 회로(520-1)는 ADC(100)로부터 출력된 디지털 전압 신호(DVOUT)의 레벨을 감지하고 감지된 신호를 출력한다(S220). 리플 제거 회로(540-1)는 제2감지 회로 (520-1)로부터 출력된 신호에 포함된 리플 성분을 제거한다. 실시 예에 따라, 리플 제거 회로(540-1)는 저역 통과 필터일 수 있다.
감산 회로(560-1)는 리플 제거 회로(540-1)의 출력 전압과 기준 전압(VREF)의 차이를 출력하고, 제2제어 회로(580-1)는 감산 회로(560-1)의 출력 값에 따라 펄스(PULSE)의 듀티 사이클를 제어하기 위한 펄스 듀티 사이클 제어 신호(DCS)를 출력한다(S240). 상기 듀티 사이클는 펄스 듀티 사이클 제어 신호(DCS)에 포함된 펄스 듀티 사이클 값에 따라 조절될 수 있다.
실시 예에 따라, 제2제어 회로(580-1)는 감산 회로(560-1)의 출력 값과 직전의 펄스 듀티 사이클 값에 기초하여 현재 펄스 듀티 사이클 값을 결정하고, 결정된 현재 펄스 듀티 사이클 값을 포함하는 펄스 듀티 사이클 제어 신호(DCS)를 출력할 수 있다(S240).
예를 들어, X는 감산 회로(560-1)의 출력 값이고, Yn -1은 직전의 펄스 듀티 사이클 값이고, A는 Yn -1에 대한 이득 값이고, B는 x에 대한 이득 값이라고 할 때, 현재 펄스 듀티 사이클 값(Yn)은 수학식 3에 대한 결정될 수 있다.
[수학식 3]
Figure 112011104769205-pat00005
도 6은 도 3에 도시된 펄스 듀티 사이클 제어 블럭의 블럭도의 다른 실시 예를 나타낸다.
도 1, 도 3, 도 6, 및 도 7을 참조하면, 펄스 듀티 사이클 제어 블럭(500-2)은 감산 회로 (560-2), 제2감지 회로(520-2), 리플 제거 회로(540-2), 및 제2제어 회로(580-2)를 포함할 수 있다.
감산 회로(560-2)는 ADC(100)로부터 출력된 디지털 전압 신호(DVOUT) 및 기준 전압(VREF)의 차이를 출력하고, 제2감지 회로(520-2)는 상기 차이에 대응되는 레벨을 감지하고(S220), 리플 제거 회로(540-2)는 감지된 레벨에 포함된 리플 성분을 제거하고, 제2제어 회로(580-2)는 리플 제거 회로(540-2)의 출력 신호에 따라 계산된 펄스 듀티 사이클 값을 포함하는 펄스 듀티 사이클 제어 신호(DCS)를 출력할 수 있다(S240).
펄스 생성 블럭(300')은 펄스 주기 제어 신호(PCS)와 펄스 주기 제어 신호 (DCS)에 따라 주기와 듀티 사이클이 조절된 펄스(PULSE)를 출력한다(S180).
드라이빙 전류 버퍼(600)는 펄스 주기 제어 블럭(200)으로부터 출력된 드라이빙 전류 제어 신호(DCCS)에 기초하여 펄스(PULSE)를 드라이빙 전류로 변환하고 상기 드라이빙 전류를 벅-부스트 컨버터(400)로 출력한다.
벅-부스트 컨버터(400')의 구조와 도 1의 벅-부스트 컨버터(400)의 구조는 동일하지만, 벅-부스트 컨버터(400)는 펄스(PULSE)를 출력 전압 신호(VOUT)로 변환하는 반면 벅-부스트 컨버터(400')는 드라이빙 전류 버퍼(600)로부터 출력된 드라이빙 전류를 출력 전압 신호(VOUT)로 변환한다(S200).
실시 예에 따라, ADC(100), 펄스 주기 제어 블럭(200'), 펄스 듀티 사이클 제어 블럭(500), 펄스 생성 블럭(300'), 드라이빙 전류 버퍼(600), 및 벅-부스트 컨버터(400')는 하나의 칩 또는 별개의 칩으로 구현될 수 있다.
도 8은 도 1 또는 도 3에 도시된 펄스 주기 제어 블럭의 동작을 설명하기 위한 그래프이다. 도 8은 디지털 전압 신호(DVOUT)의 주파수별 산포도들의 예를 나타낸 그래프이다. 도 8을 참조하면, 디지털 전압 신호(DVOUT)는 4.0MHz에서 기준 값 (REF)를 넘는 산포도를 갖는다.
주파수별 산포도가 높을 때, 출력 전압 신호(VOUT)의 리플 성분이 많아지므로, 디지털 벅-부스트 변환 회로(10-1 또는 10-2)는 초과 주파수 성분을 포함하지 않는 펄스를 벅-부스트 컨버터(400)로 출력한다. 따라서 출력 전압 신호(VOUT)의 리플 성분은 감소될 수 있다.
도 9는 도 1 또는 도 3에 도시된 디지털 벅-부스트 변환 회로를 포함하는 전력 제어 장치의 일 실시 예를 나타내는 블럭도이다.
도 1, 도 3, 및 도 9를 참조하면, 전자 장치(1000-1)는 전력 관리 장치 (1100) 및 디스플레이 모듈(1200-1)을 포함한다.
전력 관리 장치(1100)의 디지털 벅-부스트 변환 회로(10)는 디스플레이 모듈 (1200-1)로 동작 전압, 즉 디지털 벅-부스트 변환 회로(10)로부터 출력된 출력 전압 신호(VOUT)를 공급할 수 있다.. 전력 관리 장치(1100)는 PMIC(power management intergrated chip)로 구현될 수 있다.
도 10은 도 1 또는 도 3에 도시된 디지털 벅-부스트 변환 회로를 포함하는 전력 제어 장치의 다른 실시 예를 나타내는 블럭도이다.
도 1, 도 3, 및 도 10을 참조하면, 전자 장치(1000-2)는 전력 관리 장치 (1100) 및 데이터 처리 회로(1200-2)를 포함한다.
전력 관리 장치(1100)의 디지털 벅-부스트 변환 회로(10)는 데이터 처리 회로(1200-2)로 동작 전압, 즉 디지털 벅-부스트 변환 회로(10)로부터 출력된 출력 전압 신호(VOUT)를 공급할 수 있다.
전자 장치(1000-2)는 PC(personal computer) 또는 휴대용 장치(portable device)로 구현될 수 있다. 상기 휴대용 장치는 스마트 폰, 태블릿 PC, 랩탑 컴퓨터로 구현될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10-2; 디지털 벅-부스트 변환 회로
100; 아날로그-디지털 컨버터
200; 펄스 주기 제어 블럭
300; 펄스 생성 블럭
400; 벅-부스트 컨버터
500; 펄스 듀티 사이클 제어 블럭
600; 드라이빙 전류 버퍼

Claims (10)

  1. 출력 전압 신호를 디지털 신호로 변환하는 아날로그-디지털 컨버터;
    주파수별로 측정된 상기 디지털 신호의 산포도들에 기초하여 펄스 주기 제어 신호를 출력하는 펄스 주기 제어 블럭;
    상기 펄스 주기 제어 신호에 기초하여 펄스를 출력하는 펄스 생성 블럭; 및
    상기 펄스를 상기 출력 전압 신호로 변환하여 출력하는 벅-부스트 컨버터를 포함하고,
    상기 펄스 주기 제어 블럭은,
    상기 디지털 신호의 전압 레벨을 주파수별로 측정하여 측정 값을 메모리에 저장하는 제1 감지 회로;
    상기 메모리에 주파수별로 저장된 전압 레벨들에 대한 상기 산포도들을 계산하는 계산 회로; 및
    상기 산포도들에 기초하여 상기 펄스의 주기를 조절하기 위한 상기 펄스 주기 제어 신호를 발생하는 제1 제어 회로를 포함하는 디지털 벅-부스트 변환 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 감지 회로는,
    상기 디지털 신호를 주파수별로 분리하는 밴드 패스 필터; 및
    상기 밴드 패스 필터의 출력과 상기 디지털 신호를 합하고 합쳐진 신호를 측정하여 상기 메모리에 상기 전압 레벨로서 저장하는 레벨 디텍터를 포함하는 디지털 벅-부스트 변환 회로.
  4. 제1항에 있어서, 상기 제1 제어 회로는,
    상기 산포도들에 기초하여 상기 펄스의 주기에 대한 클럭 코드를 출력하는 코드 발생 회로; 및
    상기 클럭 코드에 따라 상기 펄스 주기 제어 신호를 발생하는 디지털 제어 발진기를 포함하는 디지털 벅-부스트 변환 회로.
  5. 제1항에 있어서, 상기 디지털 벅-부스트 변환 회로는,
    상기 디지털 신호의 레벨에 기초하여 상기 펄스의 듀티 사이클를 제어하기 위한 펄스 듀티 사이클 제어 신호를 출력하는 펄스 듀티 사이클 제어 블럭을 더 포함하는 디지털 벅-부스트 변환 회로.
  6. 제1항에 있어서, 상기 디지털 벅-부스트 변환 회로는,
    상기 펄스에 기초하여 상기 벅-부스트 컨버터로 드라이빙 전류를 출력하는 드라이빙 전류 버퍼를 더 포함하며,
    상기 펄스 주기 제어 블럭은 상기 드라이빙 전류의 크기를 제어하는 드라이빙 전류 제어 신호를 출력하는 디지털 벅-부스트 변환 회로.
  7. 출력 전압 신호를 디지털 전압 신호로 변환하는 단계;
    주파수별로 측정된 상기 디지털 전압 신호의 산포도들에 기초하여 펄스 주기 제어 신호를 출력하는 단계;
    상기 펄스 주기 제어 신호에 기초하여 주기가 조절된 펄스를 출력하는 단계; 및
    상기 펄스를 상기 출력 전압 신호로 변환하여 출력하는 단계를 포함하고,
    상기 펄스 주기 제어 신호를 출력하는 단계는,
    상기 디지털 전압 신호의 전압 레벨을 주파수별로 측정하여 측정 값을 메모리에 저장하는 단계;
    상기 메모리에 주파수별로 저장된 전압 레벨들에 대한 상기 산포도들을 계산하는 단계; 및
    상기 산포도들에 기초하여 상기 펄스 주기 제어 신호를 발생하는 단계를 포함하는 디지털 벅-부스트 변환 방법.
  8. 삭제
  9. 제7항에 있어서, 상기 펄스 주기 제어 신호를 발생하는 단계는,
    상기 산포도들에 기초하여 상기 펄스의 상기 주기를 조절하기 위한 클럭 코드를 출력하는 단계; 및
    상기 클럭 코드에 따라 상기 펄스 주기 제어 신호를 발생하는 단계를 포함하는 디지털 벅-부스트 변환 방법.
  10. 제7항에 있어서, 상기 디지털 벅-부스트 변환 방법은,
    상기 디지털 전압 신호의 레벨에 기초하여 상기 펄스의 듀티 사이클를 제어하기 위한 펄스 듀티 사이클 제어 신호를 출력하는 단계를 더 포함하는 디지털 벅-부스트 변환 방법.
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