JP2007293748A - クロック制御装置 - Google Patents

Abstract

【課題】電流を無駄に消費することなく、電源電圧変動を抑圧できるクロック制御装置を提供する。
【解決手段】本発明のクロック制御装置は、少なくとも第１の同期回路と第２の同期回路とを備える複数の回路ブロックに入力するクロックを制御するクロック制御装置であって、クロック発生手段と、クロックを第１の同期回路に入力するかどうかを制御する第１のクロック制御手段と、クロックを第２の同期回路に入力するかどうかを制御する第２のクロック制御手段と、クロック数を計数する計数手段と、を備え、第１のクロック制御手段は、計数手段の出力とは関係なく、クロック制御する一方、第２のクロック制御手段は、計数手段の出力に応じて、クロック制御する。
【選択図】図１

Description

本発明は、省電力化のため回路へのクロック供給を停止するクロックゲーティングを行うＬＳＩにおいて、ＬＳＩの発する電流ノイズを抑制する機能を備えたクロック制御回路および、それを用いたＬＳＩに関するものである。

携帯電話をはじめとする携帯機器では、機能の向上に伴って大規模なＬＳＩを搭載するようになると同時に、電池で駆動できる時間を長時間化するため省電力化が大きな技術要素になってきている。

クロックゲーティングは省電力化技術の一つであり、処理回路へのクロック供給をオンオフするゲート回路を設け、処理回路が動作する時はクロックを供給し、動作しない時はクロックを停止するものである。この時、クロック供給がオンの時は処理回路は電流を消費しオフの時はほとんど電流を消費しないため、オンオフに伴って消費電流が変動する。
一方、携帯電話などは動作状態で移動する性格上、ペースメーカー等への悪影響が指摘されており、電磁波の不要輻射は厳しく規制されている。機器の回路基板上で電源ラインは通常、最も長い配線であるため、流れる電流が急峻に変化すると不要輻射が発生する。

特許文献１は、クロックのオンオフによる電流変動の影響を抑える機能を持ったクロック制御回路を開示している。図５は、特許文献１に記載の技術を応用したクロック制御回路と、このクロック制御回路を備えたＬＳＩと周辺回路の概要を示すブロック図である。

図５において、１０はＬＳＩ、１１は基板上の電源ライン、１２は基板上のグランドライン、１３はＬＳＩチップ内の電源ライン、１４は電源ラインのインダクタンス、２０はクロック発生回路、２１はクロックゲート回路、２３は処理回路Ａ、２４は処理回路Ｂ、２７は間引き制御回路、３０は制御マイコンである。

インダクタンス１４は基板上の電源ライン１１からＬＳＩ上の電源ライン１３までの間にあるインピーダンス成分を代表して現したものであり、基板上の電源パターンの抵抗、ノイズ対策部品のインピーダンス、ＬＳＩのリード線やボンディングワイヤのインピーダンス、ＬＳＩのアルミ配線のインピーダンスを含むものとする。基板上のグランドライン１２とＬＳＩ上のグランドライン１５の間にもインピーダンス成分はあるが、簡単のため無視することにする。なお、図示は避けているが、ＬＳＩ上の全ての回路にはＬＳＩ上の電源ライン１３とＬＳＩ上のグランドライン１２が接続されている。

クロック発生回路２０は処理回路Ａ２３と処理回路Ｂ２４にクロックを供給しているが、処理回路Ａ２３にはゲート回路Ａ２１を介して供給されており、ゲート回路Ａ２１は間引き制御回路２７が出力するゲート信号に従ってクロックを間引くので、処理回路Ａ２３の動作頻度は間引き制御回路２７が出力するゲート信号のＤｕｔｙに比例して下げられるようになっている。

間引き制御回路２７は、ＬＳＩ外のマイコン３０の指示に従って、ゲート信号のＤｕｔｙを０％から２５％刻みで１００％まで変化させる。図６は従来例のモード切り替え時の制御動作を示した波形図である。図６において通常動作から待機モードに移行する時に、マイコン３０の指示が４→３→２→１→０と変化すると、ゲート信号のＤｕｔｙは１００％→７５％→５０％→２５％→０％と変化する。すると、ゲート信号によってクロックがゲートされているので、処理回路Ａ２３の動作頻度は段階的に低下し、それに比例して処理回路Ａ２３の消費電流も段階的に低下する。

また、待機モードから通常動作に変化する時にはマイコン３０が０→１→２→３→４と順序を逆にして指示を出すことにより処理回路Ａ２３の消費電流を段階的に増加させる事ができる。

一方、図７はゲート信号のＤｕｔｙを１００％から０％に直接変化させた場合の動作を示した波形図であり、画像処理回路２３の消費電流は大きな段差を持って変化する。図５に示すようにＬＳＩに電流が流入する経路にはインダクタンス１４があるので、ＬＳＩ内で消費される電流が急変するとインダクタンス１４の前後で電圧が変動し、これがノイズとなる。図７と図６を比較すると、図６のように消費電流をステップ状に変化させる事によってステップ毎の電流変化量を小さくし、それによってノイズの発生を抑えられることが分かる。

なお、特許文献１に記載の実施例でクロックを間引く代わりに分周器を用いて処理回路Ａのクロック周波数を下げる構成も紹介されているが、どちらも単位時間当たりのクロック数を下げるものであり、その結果であるノイズ抑圧効果も同じである。

次に第二の従来技術として、特許文献２の「集積回路のノイズ低減装置」を紹介する。図８は特許文献２の技術を用いたＬＳＩの概要を示すブロック図である。

図８において１０はＬＳＩ、１１は基板上の電源ライン、１２は基板上のグランドライン、１３はＬＳＩチップ内の電源ライン、１４は電源ラインのインダクタンス、２０はクロック発生回路、２１はクロックゲート回路Ａ、２４は処理回路Ｂ、３１は電圧監視回路、３３はダミー回路である。

このＬＳＩはＬＳＩ内に電圧監視回路３１とクロックゲート回路２１とダミー回路を３３持ち、電圧監視回路３１がＬＳＩ内部の電圧低下を検出するとクロックゲート回路２１を操作してダミー回路３３に供給するクロックを停止し、ＬＳＩ内部の電圧が上昇すると、クロックゲート回路２１を操作してダミー回路３３にクロックを供給することによりＬＳＩ全体の消費電流を安定化する。

図９は、特許文献２に記載の技術を用いた消費電流の安定化を説明する波形図である。処理回路Ｂの消費電流が低下するとインダクタンス１４における電圧降下が少なくなるためＬＳＩチップ内の電源ライン１３の電圧は上昇する。電圧監視回路１３は電圧上昇を検知するとゲート回路３２を操作してダミー回路３３にクロックが入るようにする。するとダミー回路３３が電流を消費し、ＬＳＩ全体の消費電流は処理回路Ｂの消費電流とダミー回路３３の消費電流の合計なので、処理回路Ｂだけが電流を消費する場合に比べてＬＳＩ全体の消費電流の変動幅は小さくなる。
特開２００４−１３８２０号公報 特開平１１−２９６２６８号公報

電池で駆動する携帯機器のＬＳＩに対しては非常に強い省電力化の要求があり、電池で駆動できる時間を出来るだけ長くするよう求められる。電池は使用するにしたがって出力電圧が低下するので、ＬＳＩの動作を保証できる電圧の下限を閾値とする電圧監視回路を設け、電圧が閾値を下回った時点で電池寿命と判定し、以後の動作を停止する仕組みになっている。回路の消費電流が増減すると、インダクタンスで発生する電圧降下によって最下段のグラフのように電源電圧が変動する。電圧が変動幅を持つ場合、電圧の平均値が閾値より高くても、電圧が最も下がった時点で閾値を下回れば動作停止となるので、電圧の変動幅が大きい方が電池寿命の点で不利である。

特許文献１に記載の技術は、動作モードの変化に伴って発生する電流ノイズの抑圧に効果があるが、図６と図７の比較に示すように電圧の変動幅が大きく抑圧される訳ではない。特許文献２に記載の技術は、電源電圧変動を抑えることを目的としたものであり、図９に示すように効果が認められるが、電圧変動の抑圧のためにダミー回路で電流を無駄に消費しているので、かえって電池寿命を短くする事になる。

このような課題を解決するため、本発明は電流を無駄に消費することなく、電源電圧変動を抑圧することを目的とする。

上記課題を解決するため、本発明のクロック制御装置は、少なくとも第１の同期回路と第２の同期回路とを備える複数の回路ブロックに入力するクロックを制御するクロック制御装置であって、複数の同期回路に入力するためのクロックを発生するクロック発生手段と、クロック発生手段で発生されたクロックを第１の同期回路に入力するかどうかを制御する第１のクロック制御手段と、クロック発生手段で発生されたクロックを第２の同期回路に入力するかどうかを制御する第２のクロック制御手段と、複数の回路ブロックに入力されるクロック数を計数する計数手段と、を備え、第１のクロック制御手段は、計数手段の出力とは関係なく、クロック発生手段で発生されたクロックを第１の同期回路に入力するかどうかを制御する一方、第２のクロック制御手段は、計数手段の出力に応じて、クロック発生手段で発生されたクロックを第２の同期回路に入力するかどうかを制御する、クロック制御装置である。

本発明によれば、無駄な消費電流を生じることなくＬＳＩの消費電流を平滑化することが可能であり、同時に各回路の処理性能も保証可能である。

（実施の形態１）
以下、本発明の実施の形態１について説明する。

図１は本発明の第１の実施例における信号処理回路と、その周辺回路の構成を示すブロック図である。図２において１０はＬＳＩ、１１は電源ライン、１２はグランドライン、１３はＬＳＩチップ内の電源ライン、１４はインダクタンス、２０はクロック発生回路、２１はゲート回路Ａ、２２はゲート回路Ｂ、５０は撮像回路、５１は同期信号発生器、５４は画像処理回路、５５は圧縮変換回路、５６はブランキング信号、５７は計数器、５８は上限値レジスタ、５９は減算器、６０はマスク発生器、６３はメモリである。

インダクタンス１４は電源ライン１１からＬＳＩ１３を経由してグランドライン１２まで電流が流れる経路上の抵抗成分を代表してブロック化したものである。ＬＳＩ１３が消費する電流が増加するとインダクタンス１４によって発生する電圧降下が増加し、ＬＳＩ内の電源ライン１５の電圧が低下する。煩雑を避けるため図では省略しているが、全てＬＳＩ内の電源ライン１５はＬＳＩ１３内部の全ての回路に接続されている。

クロック発生回路２０はＬＳＩ１３内部の回路に供給するクロックの発生源となるものである。同期信号発生器５１はＬＳＩ１３がビデオ信号を処理するために必要な同期パルスを発生するものであり、その出力信号の中にはビデオ信号の無効期間を示すブランキング信号５６を含む。同期信号発生器５１は撮像回路５０にも同期パルスを出力しており、撮像回路５０は同期パルスに同期して動作する。

前記ＬＳＩ１３は撮像回路５０が出力するデジタルデータを処理するものであり、先ず画像処理回路５４が撮像回路５０の出力を圧縮に適した画像データに変換し、その画像データを圧縮変換回路５５で圧縮して出力する。

画像処理回路５４はＴＶ信号の有効期間中は画像データを処理し、ブランキング期間中はクロックを止めることにより消費電力を抑える。そのため同期信号発生器５１はブランキング信号５６をゲート回路Ａ２１に出力し、ゲート回路Ａ２１はブランキング信号５６が出ている間は画像処理回路５４のクロックを止める。

ゲート回路Ａ５４とゲート回路Ｂ５５は論理和回路であり、クロックとゲート信号の論理和をとる事によってゲート信号が入力されている期間はクロックを停止する。ゲート回路Ａ５４には同期信号発生器５１が出力するブランキング信号５６が入力されており、ビデオ信号の無効期間であるブランキング期間中は論理和によって画像処理回路５４のクロックはマスクされる。

画像圧縮回路５５は、画像処理回路５４が出力した画像データを圧縮変換して圧縮データを出力するものであり、画像データを一時記憶するメモリ６３を持っている。そのため画像処理回路は必ずしも一定速度で動作する必要はないが、メモリ６３がオーバーフローして画像データが失われないよう、画像の１フィールド周期内に１フィールド分の画像データを圧縮する必要がある。

画像処理回路５４の動作周波数は２７ＭＨｚである。１フィールドの処理に必要とするクロック数は、画素数と同じ３６万クロックである。ブランキング期間はフィールド周期の５分の１であり、２７ＭＨｚのクロックを残り５分の４の期間だけ画像圧縮回路５４に供給すると６０分の１秒毎に３６万画素を処理できる。画像圧縮回路５５が１フィールドの処理に必要とするクロック数は画素数の１倍半の５４万クロックであるが、画像圧縮回路５５の動作周波数は画像処理回路５４の２倍の５４ＭＨｚなので、処理を間に合わせながら間欠的にクロックを間引く余裕がある。

ＬＳＩはＣＭＯＳプロセスを用いて製造されている。ＣＭＯＳプロセスのＬＳＩの消費電流は、概ねトランジスタ数と動作周波数の積に比例する。ＬＳＩ内に複数の回路があって回路毎に動作周波数が場合は、回路毎にトランジスタ数と動作周波数の積を求め、それらの総和を求めることによりＬＳＩ全体の消費電流を見積ることができる。クロックゲーティング等によりクロックの間隔が一定でない場合は、時間を区切って区間ごとにクロック数を求め、クロック数とトランジスタ数の積の総和を求めることにより、区間毎の消費電流を見積ることができる。本実施例では説明を簡単にするため、画像処理回路と画像圧縮回路のトランジスタ数は同数であり、二つの回路の消費電流がＬＳＩの消費電流の大半を占めると仮定して説明を進める。

画像処理回路５４と画像圧縮回路５５の消費電流の合計を一定に保つために、この第一の実施例では計数器５７によって一定期間内に画像処理回路５４と画像圧縮回路５５に供給されたクロックの回数の合計を計測している。

図２は計数器５７の構成例を示すブロック図である。図８において７０と７１はアップカウンタ、７２は加算器、７３はラッチ、７４と７５はクロック入力、７６は周期パルス入力、７７は計数結果出力、７８は係数器である。アップカウンタ７０乃至７１は、それぞれクロック入力７４および７５のクロックが立ち上がる毎にカウントアップする。加算器７２はアップカウンタ７０の出力を係数器で２倍したものとアップカウンタ７１の出力を合計するものであり、ラッチ７３は合計した値をラッチする。アップカウンタ７０乃至７１は周期パルス７６によって周期的にクリアされ、ラッチ７３は同じ周期パルス７６に同期して加算器７２に出力をラッチして計数器５７の出力とする。アップカウンタ７０の出力を係数器で２倍にする理由は、その周期でのクロック数に次の周期でのクロック数を予測して加算するためである。このように構成する事により、計数器５７は周期パルス７６の１周期毎に、その周期内に入力したクロック数と一方の回路の次の周期における見込み値の合計を出力することができる。

本実施例においてクロック入力７４は画像処理回路５４のクロックで動作周波数は２７MHｚ、クロック入力７５は画像圧縮回路５５のクロックで動作周波数は５４MHｚ、周期パルス７６の周期はクロック発生回路２０から供給されており、周期は２７ＭＨｚのクロックの１周期である。するとアップカウンタ７０は最大で１、アップカウンタ７１は最大で２までカウントアップするので、計数器５７の出力は０乃至４のいずれかの値をとる。

上限値レジスタ５８はＬＳＩの平均消費電流の上限を設定するもので、上限値レジスタの値を増やすとＬＳＩの平均消費電流は増加し、上限値レジスタの値を減らすとＬＳＩの平均消費電流は減少する、本実施例における上限値レジスタ５８の設定値は４である。減算器５９は上限値レジスタ５８の出力から計数器５７の出力からを差し引いた値をマスク発生器６０に出力する。計数器５７の出力は、その周期のクロック数の合計と画像処理回路に次の周期で供給されるクロック数の見込み値が含まれているので、減算器５９の出力は次の周期で画像圧縮回路に供給してよいクロック数の上限を示す。

マスク発生器６０の動作周波数は５４ＭＨｚであるが、動作周期は２７ＭＨｚのクロックの１周期である。マスク発生器６０は２７ＭＨｚのクロックの１周期を前半と後半に分け、減算器５９の出力する値が１の時は前半だけマスク信号を出力し、減算器５９の出力する値が０以下の時は前半も後半もマスク信号を出力し、減算器５９の出力する値が２以上の時はマスク信号出力しない。ゲート回路Ｂ５３は５４ＭＨｚの１周期ごとにマスク信号が無い時だけ画像圧縮回路５５にクロックを供給するので、画像圧縮回路５５には２回を上限とする範囲内で、減算器５９の出力が指示した回数だけクロックが供給される。

図３は本発明の実施例におけるクロック制御の動作を表で整理したものである。図３の表においてＡ列は周期内の画像処理回路５４のクロック、Ｂ列は周期内の画像圧縮回路５５のクロック、Ｃ列は周期内に画像処理回路５４と画像圧縮回路５５に供給されたクロック数の合計、Ｄ列は次の周期で画像処理回路５４に供給されることが見込まれるクロック数である。上限値レジスタ５８の値４からＣ列とＤ列の値を引いたものがＥ列の値であり、次の周期で画像圧縮回路５５に供給してよいクロック数になる。Ｅ列のクロック数が０の時はマスク信号を５４ＭＨｚの２クロックとも出力してクロックの供給を全て停止し、Ｅ列のクロック数が１の時はマスク信号を５４ＭＨｚの１クロック幅だけ出力してクロックを１クロックだけ供給し、Ｅ列のクロック数が２以上の時はマスク信号を全く出力せず、クロックの供給を制限しない。図３のＧ列は、Ｆ列に示されるクロックマスク信号によって画像圧縮回路５５に供給されるクロックの数を計数器５７の出力に加えたものであり、同時に、その周期内に画像処理回路５４と画像圧縮回路５５に供給されたクロックの数の合計と、次の周期で画像処理回路５４と画像圧縮回路５５に供給される見込みのクロック数を合計したものでもあり、その値は上限値レジスタ５８の値を超えない。

図３が示すように、計数器５７は周期内に供給されたクロック数を数え、減算器５９とマスク発生器は、計数器５７が数えたクロック数が多い時はマスク信号を増やして画像処理回路５４のクロック数を減らし、計数器５７が数えたクロック数が少ない時はマスク信号を減らして画像処理回路５４のクロック数を増やすので、前後する２周期を通して供給されるクロック数の合計は上限値レジスタ５８の値以下で一定になるよう制御される。

前述のように、回路の消費電流は回路がクロックに同期して動作する回数に比例するため、回路に供給するクロック数を一定値以下に保つことによって消費電流量を一定値以下に保つことができる。

図４は本発明の実施例における回路の動作周波数と消費電流の変化を説明する波形図である。同期信号発生器５１が出力するブランキング信号５１は１水平走査期間を周期として発生するパルス波形であり、ブランキング信号５１が出ていない時に画像処理回路５４にクロックが供給される。図３で説明したように画像処理回路５４にクロックが供給されると計数器５７がクロック数をカウントし、減算器５９で上限値から差し引かれて画像圧縮回路５５に供給するクロック数が少なくなり、２クロックに１回の割でクロックが間引かれるので、画像圧縮回路５５の実効動作周波数は半分の２７MHｚになる。ブランキング信号５１が出ている時は、画像処理回路５４にクロックが供給されていないのでマスク発生器６０はマスク信号を出さなくなり、画像圧縮回路５５の実効動作周波数は５４MHｚになる。

回路の消費電流は動作周波数に比例するので、ブランキング期間では画像圧縮回路５５の消費電流は画像有効期間の２倍になる。一方、画像処理回路５４は回路規模が画像圧縮回路５５と同じで動作周波数が半分なので、画像処理回路５４の消費電流はブランキング期間ではゼロ、画像有効期間の有効期間では画像圧縮回路５５の消費電流と同じになる。すると、間欠的にゼロになる画像処理回路５４の消費電流の谷を画像圧縮回路５５の消費電流の山が埋める形になり、ＬＳＩの消費電流は図４の最下段に示すように一定に保たれる。

このようにクロック数を数えて消費電流を見積り、見積り結果に従ってクロック供給を制御することによりＬＳＩ全体の消費電流を安定化することが可能になる。消費電流の上限は上限値レジスタ５８の値によって調整できるので、電源電圧の状況等に従って消費電流を抑えることも可能である。

本実施例は理解を容易にするため簡単化したブロック図を用いているが、本技術の実施においては回路の状況に応じた補正を適宜加えることが出来る。例えば二つの回路の規模が１対１でない場合は図２において二つのアップカウンタの値を合計する際に、回路規模に応じた係数をカウント値に掛け合わせた上で加算すべきであり、回路ブロックの数が２より多い場合は、それに応じてアップカウンタの数を増やすべきである。

このように消費電流を安定化し、その上限を抑える事により電源系のインダクタンスで発生する電圧降下の上限が抑えられるので、電池駆動の機器において電池の出力電圧が低下していても安定して動作させることが可能であり、電池寿命を最大限に延ばすことが可能になる。

本発明は、クロック制御を行う装置に適用可能であり、例えば、デジタルカメラや携帯電話端末等に適用できる。

本発明の第１の実施例における信号処理回路と、その周辺回路の構成を示すブロック図 本発明の実施例における計数器５７の構成例を示すブロック図 本発明の実施例におけるクロック制御の動作示す図 本発明の実施例における回路の動作周波数と消費電流の変化を説明する波形図 特許文献１に記載の技術を応用したクロック制御回路と、このクロック制御回路を備えたＬＳＩと周辺回路の概要を示すブロック図 従来例のモード切り替え時の制御動作を示した波形図 ゲート信号のＤｕｔｙを１００％から０％に直接変化させた場合の動作を示した波形図 特許文献２に記載の技術を用いたＬＳＩの概要を示すブロック図 特許文献２に記載の技術を用いた消費電流の安定化を説明する波形図

符号の説明

１０ ＬＳＩ
１１ 基板上の電源ライン
１２ 基板上のグランドライン
１３ ＬＳＩチップ内の電源ライン
１４ 電源ラインのインダクタンス
２０ クロック発生回路
２１ クロックゲート回路Ａ
２２ クロックゲート回路Ｂ
２３ 処理回路Ａ
２４ 処理回路Ｂ
２７ 間引き制御回路
３０ 制御マイコン
３１ 電圧監視回路
３２ クロックゲート回路
３３ ダミー回路
５０ 撮像回路
５１ 同期信号発生器
５４ 画像処理回路
５５ 圧縮変換回路
５６ ブランキング信号
５７ 計数器
５８ 上限値レジスタ
５９ 減算器
６０ マスク発生器
６３ メモリ
７０ アップカウンタ
７１ アップカウンタ
７２ 加算器
７３ ラッチ
７４ クロック入力
７５ クロック入力
７６ 周期パルス入力
７７ 計数結果出力
７８ 係数器

Claims (2)

1. 少なくとも第１の同期回路と第２の同期回路とを備える複数の回路ブロックに入力するクロックを制御するクロック制御装置であって、
   前記複数の同期回路に入力するためのクロックを発生するクロック発生手段と、
   前記クロック発生手段で発生されたクロックを前記第１の同期回路に入力するかどうかを制御する第１のクロック制御手段と、
   前記クロック発生手段で発生されたクロックを前記第２の同期回路に入力するかどうかを制御する第２のクロック制御手段と、
   前記複数の回路ブロックに入力されるクロック数を計数する計数手段と、を備え、
   前記第１のクロック制御手段は、前記計数手段の出力とは関係なく、前記クロック発生手段で発生されたクロックを前記第１の同期回路に入力するかどうかを制御する一方、
   前記第２のクロック制御手段は、前記計数手段の出力に応じて、前記クロック発生手段で発生されたクロックを前記第２の同期回路に入力するかどうかを制御する、
   クロック制御装置。
2. 前記計数手段は、前記複数の回路ブロックに入力されるクロック数を前記回路ブロック毎に計数し、
   前記第２のクロック制御手段は、前記計数された回路ブロック毎のクロック数とそれぞれの回路ブロックの回路規模を示す情報との積の総和に応じて、前記クロック発生手段で発生されたクロックを前記第２の同期回路に入力するかどうかを制御する、
   請求項１に記載のクロック制御装置。

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