JP2005268536A - プログラマブル・ロジック・デバイスおよびその設計方法 - Google Patents

Abstract

【課題】プログラム可能の論理エレメントからなるプログラムブル・ロジック・デバイスの消費電力と面積を削減可能にする。
【解決手段】プログラム可能な論理エレメントからなるプログラマブル・ロジック・デバイス１０１において、第１の論理エレメント１０２と、第１の論理エレメント１０２と同論理で、かつ動作速度の設計上限が第１の論理エレメント１０２に比較して低速である第２の論理エレメント１０４とを備える。
【選択図】図１

Description

本発明は、プログラム可能な論理エレメントを行・列の方向に複数配置するプログラマブル・ロジック・デバイスおよびその設計方法に関するものである。

近年、情報処理端末での情報処理に対するニーズは多様化し、通信方式や信号処理の規格はめまぐるしく変化しているため、製品ライフサイクルはますます短くなる傾向にある。この製品ライフサイクルの短縮化に対応するためには、プログラムによって機能の変更が可能なデバイスが有用である。これらのデバイスの例として、ＤＳＰ（Ｄｉｇｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）やマイクロプロセッサが存在する。ＤＳＰやマイクロプロセッサにおいては、命令プログラムを変更することによって、命令レベルでのプログラムの自由度がある。しかしながら、特定用途に限定したＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｅｄ ＩＣ）に比較すると処理性能で劣っている。

そこで、ＡＳＩＣの処理性能とマイクロプロセッサのプログラマビリティを併せ持つデバイスとして、プログラムによって柔軟に回路構成を変更できるプログラマブル・ロジック・デバイスが注目を集めている。プログラマブル・ロジック・デバイスにはいくつかの種類があるが、代表的な例としてはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を挙げることができる。しかし、これらのデバイスはプログラムで回路構成を変更できる利点がある反面、ＡＳＩＣに比較すると面積の増大、また消費電力の増大などの課題がある。

一方、プログラマブル・ロジック・デバイスの小面積化の方法として、例えば、以下のようなものがある（特許文献１参照）。特許文献１においては、プログラマブル・ロジック・デバイス上の論理エレメント間を接続する配線リソースを、“ノーマル速度”と呼ばれる通信速度を持つ第１のリソースと、第１のリソースに比較して通信速度が高速な第２のリソースとの二つの配線リソースによって構成する。これら二つのリソースの割合は、第１のリソースが配線リソースの大部分を占め、第２のリソースは少数部分を占める。これにより、高速の通信を要求する一部の配線のみ第２のリソースを使用し、通常の通信には第１のリソースを使用することで、すべての配線を高速設計とする必要がなくなり、高速設計に起因する面積の増大を抑えることができる。
特表２００２-５３８６３４号公報

しかしながら、前記特許文献１のプログラマブル・ロジック・デバイスは、論理エレメント間の配線の小面積化と低消費電力化に関しての効果はあるものの、論理エレメントはデバイス内ですべて同一構成をとっている。すなわち、論理エレメント自体、すなわち内部構造に関しては何ら改善の考慮がなされていない。したがって、このプログラマブル・ロジック・デバイスを用いてあるアプリケーションを実現することを考慮すると、論理エレメントは、たとえこのアプリケーションが高速での処理が必要な処理ブロックと低速での処理ブロックの二つの処理ブロックに分かれていても、論理エレメントを設計する際には、もっとも高速の要求される回路ブロックに対応できるように設計する必要がある。

結果として低速で動作する回路ブロックに対しても、高速設計された論理エレメントを使用することとなるため、低消費電力を実現することができない。また、全ての論理エレメントが高速設計されているため、面積にも無駄が生じている。このようにプログラマブル・ロジック・デバイスの小面積化と低消費電力化に関しては、いまだ改善の余地がある。

特に消費電力に関しては、さらに以下のような課題がある。
半導体デバイスの消費電力Pは一般的に下記の式で表わされる。
Ｐ＝α・Ｃ・Ｖ² ・ｆ＋ Ｉ_ｌｅａｋ・Ｖ （式１）
（α：比例係数、Ｃ：ゲート容量・配線容量の総和、ｆ：クロック周波数、Ｉ_ｌｅａｋ：リーク電流の総和）

前記の式１の第１項は、デバイスの動作時の電力消費であり、前記の式１の第２項は、デバイスのオフ時の電流であるリーク電流による電力消費である。近年、半導体プロセスの微細化に伴って、リーク電流による電力消費が増大しており、動作時の電力消費に比較して無視できないものとなっている。前記のように、消費電力の削減の観点では、リーク電流の削減も重要なファクターであるが、特許文献１に記載のプログラマブル・ロジック・デバイスでは、前記の式１における第１項のＣに関する動作時の電力消費のみを考慮するにとどまっており、リーク電流による電力消費は考慮されていない。

本発明は、前記の課題を解決するもので、小面積かつ低消費電力で実現することを目的とする。

前記課題を解決するために、第１の発明は、プログラム可能な複数の論理エレメントを配置してなるプログラマブル・ロジック・デバイスであって、前記複数の論理エレメントが所定の論理を有する第１の論理エレメントと、前記第１の論理エレメントと同論理で、かつ動作速度の設計上限が前記第１の論理エレメントに比較して低速である第２の論理エレメントとを含むことを特徴とする。

第２の発明は、さらに、前記第２の論理エレメントに、前記第１の論理エレメントに用いるトランジスタに比較して閾値電圧の高いトランジスタを用いることを特徴とする。

第３の発明は、さらに、前記第２の論理エレメントは、前記第１の論理エレメントと異なるレイアウト構造を持つことを特徴とする。

第４の発明は、さらに、前記第１の論理エレメントは第１のクロック周波数のクロック信号で作動し、前記第２の論理エレメントは前記第１のクロック周波数と比して低い第２のクロック周波数のクロック信号で作動することを特徴とする。

第５の発明は、さらに、前記第１の論理エレメントを一箇所に固めて配置することを特徴とする。

第６の発明は、さらに、前記第１の論理エレメントを中央部に配置し、前記第２の論理エレメントを、前記第１の論理エレメントを配置した領域と比して周辺部に配置することを特徴とする。

第７の発明は、さらに、前記第２の論理エレメントを中央部に配置し、前記第１の論理エレメントを、前記第２の論理エレメントを配置した領域と比して周辺部に配置することを特徴とする。

第８の発明は、プログラム可能な複数の論理エレメントを配置してなるプログラマブル・ロジック・デバイスを設計する方法であって、所定の論理を有する第１の論理エレメントを設計する工程と、前記第１の論理エレメントと同論理で、かつ動作速度の設計上限が前記第１の論理エレメントに比較して低速である第２の論理エレメントを設計する工程とを備えることを特徴とする。

第１の発明によれば、実現するアプリケーションのうち、高速を要求する回路部分を第１の論理エレメントを使用して実現し、低速で動作する回路部分を第２の論理エレメントを使用して実現することができるため、すべての回路を高速対応の第１の論理エレメントを使用して実現した場合に比較して、小面積かつ低消費電力で実現することができる。

第２の発明によれば、実現するアプリケーションのうち、低速で動作する回路部分を第２の論理エレメントのトランジスタの閾値電圧をあげているので、リーク電流を小さくすることができ、さらなる低消費電力を実現することができる。

第３の発明によれば、実現するアプリケーションのうち、高速を要求する回路部分を第１の論理エレメントを使用して実現し、低速で動作する回路部分を第２の論理エレメントを使用して実現することができるため、すべての回路を、第１の論理エレメントを使用して実現した場合に比較して、小面積かつ低消費電力で実現することができる。

第４の発明によれば、低速動作に設計された論理エレメントには低速のクロック周波数のクロック信号を供給しているので、高速のクロック周波数による電力消費を抑えることができ、さらなる低消費電力が実現できる。

第５の発明によれば、実現するアプリケーションのうち、第１の論理エレメントを用いて高速を要求する回路部分を実現する場合、高速での通信が要求される第１の論理エレメント間の配線を効率的に配置することができ、プログラマブル・ロジック・デバイスへのマッピングの際に小面積化を図ることができる。

第６の発明によれば、高速の処理性能を要求するアプリケーションに対して、高速での動作が要求される回路を中央部にまとめて配置することによって、論理エレメント間の配線を効率的に実現することができるため、小面積でアプリケーションを実現することができる。特に、低速かつ並列に処理を行う回路部分を高速で制御する必要があるアプリケーションに対して、その高速な制御を行う回路部分をまとめて中央部に配置することにより、効率よくマッピングすることが可能である。

第７の発明によれば、高速の外部入出力を要求するアプリケーションにおいて、高速な信号処理の要求される回路部分を外部入出力に近接して配置することによって、論理エレメント間の配線を効率的に実現することができるため、小面積でアプリケーションを実現することができる。特に、外部からの入出力データ量が大きく高速での処理が必要であり、かつ、処理の並列性が高く、各々の処理が独立しているようなアプリケーションを効率よくマッピングすることが可能である。

第８の発明によれば、第１の発明の小面積かつ低消費電力のプログラムマブル・ロジック・デバイスを製造することができる。

以下、本発明の実施の形態について図面を参照しながら説明する。
（第１の実施の形態）
図１は第１の実施の形態のプログラマブル・ロジック・デバイスを示す構成図である。 図１において、プログラマブル・ロジック・デバイス１０１は、第１の論理エレメント１０２を複数配置して構成した領域１（１０３）と、第１の論理エレメント１０２に比較して、論理構造と機能は同じであるが、回路を構成するトランジスタとして閾値電圧の高いトランジスタを用いて構成した第２の論理エレメント１０４を複数配置して構成した領域２（１０５）と、各第１の論理エレメント１０２の間または各第２の論理エレメント１０４の間に水平方向と垂直方向に配置され、第１の論理エレメント１０２どうしまたは第２の論理エレメント１０４どうしを相互に接続する配線１０６と、二つの異なる周波数のクロックを出力し、図中に表記していないが、周波数の高い方のクロックを第１の領域１０３の論理エレメント１０２に供給し、周波数の低い方のクロックを第２の領域１０５の論理エレメント１０４に供給するクロック生成ブロック１０７と、チップの外部との通信を行う外部ＩＯブロック１０８とを備える。

図２は図１のプログラマブル・ロジック・デバイスに搭載する第１の論理エレメント１０２と第２の論理エレメント１０４の内部構造である。論理エレメント１０２、１０４は、隣り合うものどうしを相互に接続する配線１０６を介して回路構成の情報を格納するコンフィギュレーションメモリ２０２と、コンフィギュレーションメモリ２０２に格納されているプログラムによって複数の種類の演算が可能な、算術論理演算回路や乗算器などからなる演算ブロック２０３と、コンフィギュレーションメモリ２０２に格納されているプログラムによって、演算ブロック２０３の演算結果を一時保持しておくことが可能な複数のレジスタ２０４と、コンフィギュレーションメモリ２０２に格納されているプログラムによって演算ブロック２０３の入力やレジスタ２０４の出力を、論理エレメント１０２どうし、または論理エレメント１０４どうしを相互に接続する配線１０６へと接続することが可能なスイッチボックス２０５とからなる。

図２の構成を持つ論理エレメント１０２、１０４において、図１の第１の論理エレメント１０２と第２の論理エレメント１０４を比較すると、第２の論理エレメント１０４は閾値電圧の高いトランジスタを用いているため、第１の論理エレメント１０２に比較して演算ブロックの動作速度が低速となる。しかしながら、第２の論理エレメント１０４は、トランジスタの閾値電圧が高いために、トランジスタがオフ時の電流であるリーク電流が小さく、第１の論理エレメント１０２に比較して低消費電力となっている。

以上のように構成された本実施の形態について、以下、その動作について説明する。図１に記載のプログラマブル・ロジック・デバイスを用いて実現するアプリケーションの例として、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）通信システムのデジタルベースバンド処理を想定する。ＣＤＭＡ通信システムには、同期部における相関ピーク検出処理、同期検波部におけるフィンガー処理、フィンガー部を制御するセルサーチ処理、チャネルコーデック処理などがある。

このアプリケーションを図１に記載のプログラマブル・ロジック・デバイスを用いて実現する場合、相関ピーク検出処理やフィンガー処理は入力データに対して複数の並列処理を実施する処理であるため、処理を分散し並列化することができる。したがって、動作周波数を低くすることができるため、プログラマブル・ロジック・デバイスの領域２を割り当てることが可能である。

一方、セルサーチ処理は、フィンガー部でのデータ処理に最適なパラメータの抽出の必要があるため、比較や分岐の処理が多段になっていること、またチャネルコーデック処理に関しては、入力された信号を逐次処理する必要があることから、並列性を高めることが困難であり、高い動作周波数とする必要がある。したがって、これらの処理はプログラマブル・ロジック・デバイスの領域１を用いて実現する必要がある。

本発明のプログラマブル・ロジック・デバイスを参考文献１に記載のプログラマブル・ロジック・デバイスと比較すると、相関ピーク検出処理やフィンガー処理に使用する第２の論理エレメント１０４のトランジスタの閾値電圧が高いため、リーク電流を削減することが可能で、全体の消費電力を削減することができる。

以上のように、本実施の形態によれば、あるアプリケーションを本プログラマブル・ロジック・デバイスを用いて実現することによって、デバイス内の論理エレメントがすべて同じ閾値電圧のトランジスタを用いた従来のプログラマブル・ロジック・デバイスを用いて実現する場合に比べ、低消費電力で実現することが可能である。

（第２の実施の形態）
図３は第２の実施の形態のプログラマブル・ロジック・デバイスを示す構成図である。 図３において、プログラマブル・ロジック・デバイス３０１は、第１の論理エレメント３０２を複数配置して構成した領域１（３０３）と、第１の論理エレメント３０２に比較して、論理構造と機能はまったく同じであるが、回路を構成するトランジスタとしてゲート幅Ｗの小さいトランジスタを用いて構成した第２の論理エレメント３０４を複数配置して構成した領域２（３０５）と、各第１の論理エレメント３０２の間または各第２の論理エレメント３０４の間に水平方向と垂直方向に配置され、第１の論理エレメント３０２どうしまたは第２の論理エレメント３０４どうしを相互に接続する配線３０６と、二つの異なる周波数のクロックを出力し、図中に表記していないが、周波数の高い方のクロックを第１の領域３０３の論理エレメント３０２に供給し、周波数の低い方のクロックを第２の領域３０５の論理エレメント３０４に供給するクロック生成ブロック３０７と、チップの外部との通信を行う外部ＩＯブロック３０８とを備える。

図３のプログラマブル・ロジック・デバイスに搭載する第１の論理エレメント３０２と第２の論理エレメント３０４の論理構造と機能は、第１の実施の形態の論理エレメント１０２、１０４と同じである。

図３の第１の論理エレメント３０２と第２の論理エレメント３０４を比較すると、第２の論理エレメント３０４はゲート幅Ｗの小さなトランジスタを用いており、トランジスタの電流供給能力が低いため、第１の論理エレメント３０２に比較して演算ブロックの動作速度が低速となる。

しかしながら、第２の論理エレメント３０４は、トランジスタのゲート幅Ｗが小さいために、ゲートに寄生する容量が小さく、入力部の配線負荷が小さい。したがって、第２の論理エレメント３０４は、式１の容量Cを小さくすることができ、第１の論理エレメント３０２に比較して動作時の消費電力を少なくすることができる。また、第２の論理エレメント３０４は、トランジスタのゲート幅Ｗが小さいために、第１の論理エレメント３０２に比較して小面積である。

以上のように構成された本実施の形態について、以下、その動作について説明する。図１に記載のプログラマブル・ロジック・デバイスを用いて実現するアプリケーションの例として、第１の実施の形態と同様に、ＣＤＭＡ通信システムのデジタルベースバンド処理を想定する。相関ピーク検出処理やフィンガー処理は、動作周波数を低くすることができるため、プログラマブル・ロジック・デバイスの領域２を用いて実現することが可能である。一方、セルサーチ処理やチャネルコーデック処理に関しては、高い動作周波数とする必要があるため、プログラマブル・ロジック・デバイスの領域１を用いて実現する必要がある。

本発明のプログラマブル・ロジック・デバイスを参考文献１に記載のプログラマブル・ロジック・デバイスと比較すると、相関ピーク検出処理やフィンガー処理に使用する第２の論理エレメント３０４のトランジスタのゲート幅Ｗが小さいため、ゲート容量が小さく、動作時の消費電力が少なくなる。また、相関ピーク検出処理やフィンガー処理に使用する第２の論理エレメント３０４のトランジスタのゲート幅Ｗが小さいため、小面積となる。

以上のように、本実施の形態によれば、あるアプリケーションを本プログラマブル・ロジック・デバイスを用いて実現することによって、デバイス内の論理エレメントがすべて同じゲート幅Ｗを持つトランジスタを用いた従来のプログラマブル・ロジック・デバイスを用いて実現する場合に比べ、低消費電力かつ小面積で実現することが可能である。

前記第１、第２の実施の形態では、高速で動作する領域１をプログラマブル・ロジック・デバイスの中央部に配置した。これは、領域１にマッピングされた処理が領域２にマッピングされた処理を制御したり、領域２の処理に必要なパラメータを出力したりする場合に有効である。これは、領域１から領域２へ接続する配線が短距離となるためである。すなわち、前述のＣＤＭＡ通信システムの例を用いると、領域１にマッピングされているセルサーチ処理部で算出した最適なパラメータを領域２にマッピングされているフィンガー処理部へ伝送する際、フィンガー処理部への接続を短距離で実現できるためである。

このように、高速で動作する領域１をプログラマブル・ロジック・デバイスの中央部に配置することは、高速での動作が必要な回路部分から、低速での動作を行う回路部分に対して、高速での制御を必要とするアプリケーションに対して好都合である。

（第３の実施の形態）
図４は第３の実施の形態のプログラマブル・ロジック・デバイスを示す構成図である。 図４において、プログラマブル・ロジック・デバイス４０１は、第１の論理エレメントを複数配置して構成した領域１（４０２）と、第１の論理エレメントに比較して、論理構造と機能はまったく同じであるが、動作速度の設計上限が低速である第２の論理エレメントを複数配置して構成した領域２（４０３）と、二つの異なる周波数のクロックを出力し、図中に表記していないが、周波数の高い方のクロックを第１の領域４０２の論理エレメント供給し、周波数の低い方のクロックを第２の領域４０３の第２の論理エレメントに供給するクロック生成ブロック４０４を備える。

図４では、領域１（４０２）はプログラマブル・ロジック・デバイス４０１の周辺部に、また領域２（４０３）はプログラマブル・ロジック・デバイス４０１の中央部に配置する構成を持つ。

図４のプログラマブル・ロジック・デバイス４０１を用いて実現するアプリケーションとして、動画圧縮方式であるＭＰＥＧのエンコード処理を想定する。
ＭＰＥＧのエンコード処理は、動きベクトル検出、離散コサイン変換、量子化などの処理がある。この中でもっとも高速化かつ処理量の大きな処理ブロックは、動きベクトル算出である。

ここで、動きベクトル検出について詳細に検討すると、この処理はあるマクロブロックに近接する複数のマクロブロックとの相関をとる演算で、外部から多量のマクロブロックデータの入力を必要とする。一方、この演算は、マクロブロックとの差分の絶対値の合計を算出する処理（ＳＡＤ演算：Ｓｕｍ ｏｆ Ａｂｓｏｌｕｔｅ Ｄｉｆｆｅｒｅｎｃｅ）であり、処理の並列性が高く、かつ各々のＳＡＤ演算が独立している。

したがって、図４のプログラマブル・ロジック・デバイス４０１の領域１（４０２）に動きベクトル検出処理をマッピングし、プログラマブル・ロジック・デバイス４０１の領域２（４０３）に離散コサイン変換、量子化の処理をマッピングした場合、領域１（４０２）が外部入出力に近接して配置されているため、動きベクトル検出処理に必要なデータを高速で入力することが可能である。また、動きベクトル検出処理は各々の処理が独立しているため、領域１（４０２）内部の論理エレメント間を接続する長配線は少ない。したがって、領域１（４０２）に動きベクトル検出処理を効率よくマッピングすることができる。

以上のように、本実施の形態によれば、外部からの入出力データ量が大きく高速での処理が必要であり、かつ、処理の並列性が高く、各々の処理が独立しているようなアプリケーションを効率よく実現することが可能である。

本発明のプログラマブル・ロジック・デバイスは、実現するアプリケーションのうち、高速を要求する回路部分を第１の論理エレメントを使用して実現し、低速で動作する回路部分を第２の論理エレメントを使用して実現することができるため、すべての回路を高速対応の第１の論理エレメントを使用して実現した場合に比較して、小面積かつ低消費電力で実現することができるという効果を有し、プログラム可能な論理エレメントを行・列の方向に複数配置するプログラマブル・ロジック・デバイス等として有用である。

本発明の第１の実施の形態のプログラマブル・ロジック・デバイスを示す構成図である。 図１に示したプログラマブル・ロジック・デバイスに搭載する論理エレメントのブロック図である。 本発明の第２の実施の形態のプログラマブル・ロジック・デバイスを示す構成図である。 本発明の第３の実施の形態のプログラマブル・ロジック・デバイスを示す構成図である。

符号の説明

１０１、３０１、４０１ プログラマブル・ロジック・デバイス
１０２、３０２ 第１の論理エレメント
１０３、３０３、４０２ 領域１
１０４、３０４ 第２の論理エレメント
１０５、３０５、４０３ 領域２
１０６、３０６ 配線
１０７、３０７、４０４ クロック生成ブロック
１０８、３０８ 外部ＩＯブロック

Claims (8)

1. プログラム可能な複数の論理エレメントを配置してなるプログラマブル・ロジック・デバイスであって、
   前記複数の論理エレメントが
   所定の論理を有する第１の論理エレメントと、
   前記第１の論理エレメントと同論理で、かつ動作速度の設計上限が前記第１の論理エレメントに比較して低速である第２の論理エレメントと
   を含むことを特徴とするプログラマブル・ロジック・デバイス。
2. 請求項１に記載のプログラマブル・ロジック・デバイスにおいて、
   前記第２の論理エレメントに、前記第１の論理エレメントに用いるトランジスタに比較して閾値電圧の高いトランジスタを用いること
   を特徴とするプログラマブル・ロジック・デバイス。
3. 請求項１に記載のプログラマブル・ロジック・デバイスにおいて、
   前記第２の論理エレメントは、前記第１の論理エレメントと異なるレイアウト構造を持つこと
   を特徴とするプログラマブル・ロジック・デバイス。
4. 請求項１から３いずれかに記載のプログラムブル・ロジック・デバイスにおいて、
   前記第１の論理エレメントは、第１のクロック周波数のクロック信号で作動し、
   前記第２の論理エレメントは、前記第１のクロック周波数と比して低い第２のクロック周波数のクロック信号で作動すること、
   を特徴とするプログラムブル・ロジック・デバイス。
5. 請求項１から４いずれかに記載のプログラマブル・ロジック・デバイスにおいて、
   前記第１の論理エレメントを一箇所に固めて配置すること
   を特徴とするプログラマブル・ロジック・デバイス。
6. 請求項５に記載のプログラマブル・ロジック・デバイスにおいて、
   前記第１の論理エレメントを中央部に配置し、
   前記第２の論理エレメントを、前記第１の論理エレメントを配置した領域と比して周辺部に配置すること
   を特徴とするプログラマブル・ロジック・デバイス。
7. 請求項５記載のプログラマブル・ロジック・デバイスにおいて、
   前記第２の論理エレメントを中央部に配置し、
   前記第１の論理エレメントを、前記第２の論理エレメントを配置した領域と比して周辺部に配置すること
   を特徴とするプログラマブル・ロジック・デバイス。
8. プログラム可能な複数の論理エレメントを配置してなるプログラマブル・ロジック・デバイスを設計する方法であって、
   所定の論理を有する第１の論理エレメントを設計する工程と、
   前記第１の論理エレメントと同論理で、かつ動作速度の設計上限が前記第１の論理エレメントに比較して低速である第２の論理エレメントを設計する工程と
   を備えることを特徴とするプログラマブル・ロジック・デバイスの設計方法。

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