CN100470759C - 可编程逻辑设备以及其设计方法 - Google Patents

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Abstract

一种可编程逻辑设备包括功耗和面积可以减少的可编程元件。可编程逻辑设备(101)包括：第一逻辑元件(102)；和第二逻辑元件(104)，其具有与所述第一逻辑元件(102)相同的逻辑，但是其操作速度的设计上限低于第一逻辑元件(102)的操作速度的设计上限。

Description

可编程逻辑设备以及其设计方法
技术领域
本发明涉及包括按照行和列排列的多个可编程逻辑元件的可编程逻辑设备，以及其设计方法。
背景技术
近来，由于进行信息处理终端中的信息处理的需要已经多样化，使得通信系统和信号处理的标准变化万千，所以产品的生命周期趋于变得越来越短。具有能够通过程序改变的功能的设备在应对产品生命周期缩短上是有用的。DSP(数字信号处理器)和微处理器是这些设备的示例。在DSP或微处理器中，可以改变指令程序以提供指令级别上的程序自由度。然而，DSP或微处理器在处理性能上劣于限于特定使用目的的ASIC(专用IC)。
因此，具有允许通过程序而灵活地改变的电路配置的可编程逻辑设备，作为具有ASIC的处理性能和微处理器的可编程能力二者的设备，已经引起注意。尽管存在几类可编程逻辑设备，但FPGA(现场可编程门阵列)是可编程逻辑设备的代表。尽管这些设备都具有可通过程序改变每个设备的电路配置的长处，但是这些设备与ASIC设备相比具有面积增加、耗电量增加等的短处。
另一方面，作为用于减少可编程逻辑设备面积的方法，例如存在如下的方法(见专利文献1)。在专利文献1中，用于连接可编程逻辑设备上的逻辑元件的配线资源(wiring resource)形成于两个配线资源，即具有称为“正常速度”的通信速度的第一资源、和具有比第一资源的通信速度高的通信速度的第二资源。至于这两个资源的比例，第一资源占有大部分的配线资源，而第二资源占有其一小部分。这样，当第二资源用于仅需要高速通信的配线的那部分而第一资源用于正常通信时，不需要根据高速来设计所有配线，使得由高速设计引起的面积增加得到抑制。
专利文献1：国际专利公开No.2002-538634
发明内容
然而，根据专利文献1的可编程逻辑设备尽管具有逻辑元件之间的配线面积减少和耗电量减少的效果，但具有相同配置的所有逻辑元件。也就是说，没有考虑逻辑元件本身(即逻辑元件的内部结构)的改进。因此，当考虑利用可编程逻辑设备的某些应用实现时，即使该应用被分离为两个处理块，即以高速处理的处理块和以低速处理的处理块，该逻辑元件仍旧需要被设计为支持需要最高速度的电路块。
结果是，为高速设计的逻辑元件也用于以低速操作的电路块，使得不可能实现低耗电量。此外，由于所有逻辑元件都被设计用于高速，所以形成了面积浪费。这样，在可编程逻辑设备的面积减少和耗电量减少方面仍旧存在改进空间。
此外，存在以下的特别关于耗电量的问题。
通常用下面的公式给出半导体设备所消耗的电功率P：
P＝α·C·V2·f+Ileak·V               公式1
(α：比例系数；C：栅电容和配线电容的和；f：时钟频率；Ileak：泄漏电流的和)
前述公式(1)的第一项示出了设备操作时的耗电量，而前述公式(1)的第二项示出了由泄漏电流引起的耗电量，泄漏电流是当设备关断时的电流。随着近来精细半导体工艺的发展，泄漏电流引起的耗电量与操作时的耗电量相比已经不可忽视地增加了。考虑到耗电量的减少，泄漏电流的减少是如上所述的重要因子。然而，对于专利文献1中描述的可编程逻辑设备，仅考虑了前述公式(1)的第一项中有关C的操作时的耗电量，而没有考虑由泄漏电流引起的耗电量。
为了解决前述问题，本发明的一个目的是实现具有小面积和低耗电量的可编程逻辑设备。
为了解决这些问题，第一发明提供了包括可编程逻辑元件阵列的可编程逻辑设备，该可编程逻辑设备的特征在于所述逻辑元件包括：第一逻辑元件，具有预定逻辑；和第二逻辑元件，具有与所述第一逻辑元件相同的逻辑，但是具有被设计为比第一逻辑元件的操作速度上限低的操作速度上限。
此外，第二发明的特征在于，每个第二逻辑元件使用阈值电压比使用在每个第一逻辑元件中的晶体管高的晶体管。
此外，第三发明的特征在于第二逻辑元件具有与第一逻辑元件的布局结构不同的布局结构。
此外，第四发明的特征在于：第一逻辑元件是由具有第一时钟频率的时钟信号操作的；以及第二逻辑元件是由具有低于第一时钟频率的第二时钟频率的时钟信号操作的。
此外，第五发明的特征在于第一逻辑元件被共同排列在一个地方。
此外，第六发明的特征在于：第一逻辑元件被排列在中心部分；而相对于排列所述第一逻辑元件的区域，第二逻辑元件被排列在外围部分。
此外，第七发明的特征在于：第二逻辑元件被排列在中心部分；而相对于排列第二逻辑元件的区域，第一逻辑元件被排列在外围部分。
第八发明提供了一种设计由可编程逻辑元件阵列形成的可编程逻辑设备的方法，该方法的特征在于包括以下步骤：设计具有预定逻辑的第一逻辑元件；和设计第二逻辑元件，其具有与第一逻辑元件相同的逻辑，但是具有被设计为比第一逻辑元件的操作速度上限低的操作速度上限。
根据第一发明，可以以这样的方式实现应用：用第一逻辑元件实现要求高速的电路部分，而用第二逻辑元件实现低速操作的电路部分。因此，与所有电路都是用支持高速的第一逻辑元件实现的情况相比，可以以小面积和低耗电量实现该应用。
根据第二发明，增加了在要实现的应用中低速操作电路部分中的第二逻辑元件的每个晶体管的阈值电压，使得可以减少泄漏电流从而进一步实现更低的耗电量。
根据第三发明，可以以这样的方式实现应用：用第一逻辑元件实现要求高速的电路部分，而用第二逻辑元件实现低速操作的电路部分。因此，与所有电路都是用第一逻辑元件实现的情况相比，该应用可以以更小的面积和更低的耗电量实现。
根据第四发明，具有低速时钟频率的时钟信号被供应到为低速操作设计的逻辑元件，使得可以抑制高速时钟频率所引起的耗电量，以便进一步实现更低的耗电量。
根据第五方面，当用第一逻辑元件实现将实现的应用中的要求高速的电路部分时，可以有效地将配线(wire)排列在需要高速通信的第一逻辑元件之间，从而在映射时实现可编程逻辑设备面积的减少。
根据第六方面，对于要求高速处理性能的应用，要求高速操作的电路被共同布置在中心部分，使得可以有效地将配线排列在逻辑元件之间。因此，可以以小面积实现应用。具体地，对于需要高速控制以低速执行并行处理的电路部分的应用，执行高速控制的电路部分被共同布置在中心部分，所以可以有效地进行映射。
根据第七发明，在要求高速外部输入/输出的应用中要求高速信号处理的电路部分被布置为接近外部输入/输出，使得可以将配线有效地排列在逻辑元件之间。因此，可以以小面积实现所述应用。具体地，可以有效地映射下述应用，该应用由于从/向外面输入/输出大量的数据而需要高速处理，并且其中各处理由于其高并行度而彼此独立。
根据第八发明，可以制造具有小面积和低耗电量的根据第一发明的可编程逻辑设备。
附图说明
图1是示出根据本发明的第一实施例的可编程逻辑设备的配置视图；
图2是安装在图1中描绘的可编程逻辑设备上的逻辑元件的方框图；
图3是示出根据本发明的第二实施例的可编程逻辑设备的配置视图；以及
图4是示出根据本发明的第三实施例的可编程逻辑设备的配置视图。
具体实施方式
下面将参考附图描述本发明的实施例。
第一实施例
图1是示出根据第一实施例的可编程逻辑设备的配置视图。在图1中，可编程逻辑设备101包括区域1(103)、区域2(105)、配线106、时钟生成块107、和外部I/O块108。区域1(103)包括所排列的多个第一逻辑元件102。区域2(105)包括所排列的多个第二逻辑元件104。尽管每个第二逻辑元件104具有相同的逻辑结构并起每个第一逻辑元件102的作用，但是每个第二逻辑元件104包括构成了电路并且阈值电压高于每个第一逻辑元件102的阈值电压的晶体管。配线106被水平地和垂直地布置在第一逻辑元件102或第二逻辑元件104之间，使得第一逻辑元件102或第二逻辑元件104通过配线106而彼此连接。时钟生成块107输出两个不同频率的时钟。尽管图中没有示出，但将高频时钟供应到第一区域103中的逻辑元件102，而将低频时钟供应到第二区域105中的逻辑元件104。外部I/O块108与芯片外部进行通信。
图2示出了安装在图1中描绘的可编程逻辑设备上的每个第一和第二逻辑元件102和104的内部结构。逻辑元件102或104具有配置存储器202、运算块203、多个寄存器204、和开关盒205。电路配置信息通过配线106而被存储在配置存储器202中，通过配线106将相邻逻辑元件彼此连接。运算块203包括运算逻辑电路、乘法器等，其可以根据存储在配置存储器202中的程序而执行多个运算操作。可以在每个寄存器204中暂时保存运算块203根据存储在配置存储器202中的程序的运算结果。每个开关盒205可以根据存储在配置存储器202中的程序，将运算块203的输入或者每个寄存器204的输出连接到将逻辑元件102或逻辑元件104彼此连接的配线106中的相应一个。
对于具有图2所示的配置的逻辑元件102或104，在图1所描绘的第一逻辑元件102和第二逻辑元件104之间的比较方面，因为第二逻辑元件104使用了阈值电压更高的晶体管，所以第一逻辑元件102中的运算块的操作速度高于第二逻辑元件104中的运算块的操作速度。然而，由于第二逻辑元件104中的每个晶体管的阈值电压更高，所以作为断开晶体管时的电流的泄漏电流更小，使得第二逻辑元件104所消耗的电功率小于第一逻辑元件102所消耗的电功率。
下面将描述如上所述配置的这个实施例的操作。假设CDMA(码分多路接入)通信系统中的数字基带处理为通过图1中所示的可编程逻辑设备实现的应用示例。在CDMA通信系统中，存在同步部分中的相关峰检测处理、同步检测部分中的指引(finger)处理、用于控制指引部分的小区搜索处理、信道编解码器处理等。
在利用图1中所示的可编程逻辑设备实现该应用的情况中，因为相关峰检测处理或者指引处理是用于对输入数据执行多个并行处理的处理，所以其可以是分布式且并行化的。因此，可以使操作频率低使得可以分配可编程逻辑设备的区域2。
另一方面，需要使得小区搜索处理或信道编解码器处理中的操作频率高，这是因为小区搜索处理被提供作为基于为指引部分中的数据处理提取最合适参数的需要的多级比较和分支处理、或者因为信道编解码处理需要顺序地处理输入信号以致其难于增加并行度。因此，需要通过使用可编程逻辑设备的区域1来实现这些处理。
在与参考文献1中描述的可编程逻辑设备相比较的根据本发明的可编程逻辑设备中，使用在相关峰检测处理和指引处理中的第二逻辑元件104中的每个晶体管的阈值电压是如此高使得可以减少泄漏电流从而整体上减少耗电量。
如上所述，根据这个实施例，可以通过，与包括使用相同阈值电压的晶体管的逻辑元件的传统可编程逻辑设备相比，具有低耗电量的可编程逻辑设备实现某些应用。
第二实施例
图3是示出根据第二实施例的可编程逻辑设备的配置视图。在图3中，可编程逻辑设备301包括区域1(303)、区域2(305)、配线306、时钟生成块307、和外部I/O块308。区域1(303)包括所排列的多个第一逻辑元件302。区域2(305)包括所排列的多个第二逻辑元件304。尽管每个第二逻辑元件304的逻辑结构和功能与每个第一逻辑元件302的逻辑结构和功能基本相同，但是每个第二逻辑元件304包括构成了电路并且栅宽度(gate width)W小于每个第一逻辑元件302的晶体管。配线306被水平地和垂直地布置在第一逻辑元件302或第二逻辑元件304之间，使得第一逻辑元件302或第二逻辑元件304通过配线306而彼此连接。时钟生成块307输出两个不同频率的时钟。尽管图中没有示出，但将高频时钟供应到第一区域303中的逻辑元件302，而将低频时钟供应到第二区域305中的逻辑元件304。外部I/O块308与芯片外部进行通信。
被安装在图3中描绘的可编程逻辑设备上的第一和第二逻辑元件302和304的每一个的逻辑结构和功能与第一实施例中的逻辑元件102和104的每一个的逻辑结构和功能相同。
在图3中的每个第一逻辑元件302和每个第二逻辑元件304之间进行比较，由于第二逻辑元件304使用了栅宽度W较小的晶体管使得每个晶体管的电流供给能力较低，所以第二逻辑元件304中的运算块的操作速度低于第一逻辑元件302中的运算块的操作速度。
然而，因为第二逻辑元件304中的每个晶体管的栅宽度W小，所以寄生在栅极上的电容和输入部分的配线负载小。因此，可以减少根据表达式1的第二逻辑元件304的电容C，使得与第一逻辑元件302相比可以减少第二逻辑元件304在操作时消耗的电功率。此外，由于第二逻辑元件304中的每个晶体管的栅宽度W很小，所以第二逻辑元件304的面积比第一逻辑元件302的面积小。
下面描述如上所述配置的这个实施例的操作。与第一实施例类似，假设CDMA通信处理中的数字基带处理为通过图1中所示的可编程逻辑设备实现的应用示例。因为可以使用于相关峰检测处理和指引处理的操作频率较低，所以可以利用可编程逻辑设备的区域2实现相关峰检测处理和指引处理。另一方面，由于用于小区搜索处理和信道编解码器处理的操作频率需要较高，所以可以利用可编程逻辑设备的区域1实现小区搜索处理和信道编解码器处理。
在与参考文献1中描述的可编程逻辑设备相比较的根据本发明的可编程逻辑设备中，因为使用在相关峰检测处理或指引处理中的第二逻辑元件304中的每个晶体管的栅宽度W小，所以栅电容是如此低以至于减少了操作时的耗电量。此外，因为使用于相关峰检测处理或指引处理中的第二逻辑元件304中的每个晶体管的栅宽度W小，所以面积变小。
如上所示，根据这个实施例，某些应用可以通过，与通过具有使用相同栅宽度W的晶体管的逻辑元件的传统可编程逻辑设备而实现该相同应用的情况相比，具有低耗电量和小面积的这个可编程逻辑设备实现。
在前述的第一和第二实施例中，高速操作的区域1被布置在可编程逻辑设备的中心部分。这在被映射到区域1上的处理控制被映射在区域2上的处理、或者输出为区域2中的处理所需要的参数的情况中是有效的。这是因为用于将区域1连接到区域2的配线长度变短。也就是说，在使用前述的CDMA通信系统示例的假设下，当由被映射到区域1上的小区搜索部分计算的最佳参数被传送到被映射到区域2上的指引处理部分时，可以以短距离实现到指引处理部分的连接。
如上所述的高速操作区域1处于可编程逻辑设备的中心部分中的布置对于要求高速操作的电路部分需要对要求低速操作的电路部分执行高速控制的应用是有利的。
第三实施例
图4是示出根据第三实施例的可编程逻辑设备的配置视图。在图4中，可编程逻辑设备401包括区域1(402)、区域2(403)、和时钟生成块404。区域1(402)包括所排列的多个第一逻辑元件。区域2(403)包括所排列的多个第二逻辑元件。尽管每个第二逻辑元件的逻辑结构和功能与每个第一逻辑元件302的逻辑结构和功能非常相似，但是第二逻辑元件的操作速度上限被设计为低于第一逻辑元件的操作速度上限。时钟生成块404输出两个不同频率的时钟。尽管图中没有示出，但将高频时钟供应到第一区域402中的逻辑元件，而将低频时钟供应到第二区域403中的第二逻辑元件。
在图4中，进行配置，使得区域2(403)被布置在可编程逻辑设备401的中心部分，而区域1(402)被布置在可编程逻辑设备401的外围部分。
假设用于对作为运动图像压缩系统的MPEG进行编码的处理是通过图4描绘的可编程逻辑设备401实现的应用。
MPEG编码处理包括诸如运动矢量检测、离散余弦变换、量化等的处理。在这些处理中，速度最高且吞吐量最大的处理块是运动矢量计算。
这里，为了详细论述运动矢量检测，这个处理是将某个宏块与该宏块附近的多个宏块进行相关的运算操作，并需要从外面输入大量的宏块数据。另一方面，这个运算操作是用于根据宏块而计算绝对差值的和(SAD(Sum ofAbsolute Difference)：绝对差和)的处理。在这个运算操作中，处理并行度很好使得各个SAD运算操作彼此独立。
从而，当运动矢量检测处理被映射在图4中描绘的可编程逻辑设备401的区域1(402)上、而离散余弦变换和量化处理被影射在可编程逻辑设备401的区域2(403)上时，因为区域1(402)被布置于接近外部输入/输出，所以可以高速输入进行运动矢量检测处理所需要的数据。由于运动矢量检测处理中的处理彼此独立，所以用于连接区域1(402)内的逻辑元件的长配线数目小。因此，可以有效地将运动矢量检测处理映射在区域1(402)上。
如上所述，根据这个实施例，可以有效地实现下述应用，该应用由于从/向外部输入/输出大量数据而需要高速处理，并且其中的各个处理由于处理的高并行度而彼此独立。
工业适用性
可以利用本发明的可编程逻辑设备、以这样的方式实现应用：第一逻辑元件用于要求高速的电路部分，而第二逻辑元件用于低速操作的电路部分。以这个方式，与用支持高速的第一逻辑元件实现所有电路的情况相比，具有以更小面积和更低耗电量实现所述应用的效果。因此，根据本发明的可编程逻辑设备作为可编程逻辑设备等是有用的，其中多个可编程逻辑元件被按照行和列布置。

Claims (8)

1.一种包括可编程逻辑元件阵列的可编程逻辑设备，所述可编程逻辑设备的特征在于所述逻辑元件包括：
第一逻辑元件，具有预定逻辑；和
第二逻辑元件，具有与所述第一逻辑元件相同的逻辑，但是具有被设计为比所述第一逻辑元件的操作速度上限低的操作速度上限。
2.根据权利要求1的可编程逻辑设备，其中每个所述第二逻辑元件使用具有比使用在每个所述第一逻辑元件中的晶体管的阈值电压高的阈值电压的晶体管。
3.根据权利要求1的可编程逻辑设备，其中所述第二逻辑元件具有与所述第一逻辑元件的布局结构不同的布局结构。
4.根据权利要求1的可编程逻辑设备，其中第一逻辑元件是由具有第一时钟频率的时钟信号操作的；和
所述第二逻辑元件是由具有比所述第一时钟频率低的第二时钟频率的时钟信号操作的。
5.根据权利要求1的可编程逻辑设备，其中所述第一逻辑元件被共同排列在一个地方。
6.根据权利要求5的可编程逻辑设备，其中所述第一逻辑元件被排列在所述可编程逻辑设备的中心部分；以及
相对于排列所述第一逻辑元件的区域，所述第二逻辑元件被排列在所述可编程逻辑设备的外围部分。
7.根据权利要求5的可编程逻辑设备，其中
所述第二逻辑元件被排列在所述可编程逻辑设备的中心部分；以及
相对于排列所述第二逻辑元件的区域，所述第一逻辑元件被排列在所述可编程逻辑设备的外围部分。
8.一种设计由可编程逻辑元件阵列形成的可编程逻辑设备的方法，所述方法的特征在于包括以下步骤：
设计具有预定逻辑的第一逻辑元件；和
设计具有与所述第一逻辑元件相同的逻辑、但是具有被设计为比所述第一逻辑元件的操作速度上限低的操作速度上限的第二逻辑元件。
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