WO2005091357A1 - プログラマブル・ロジック・デバイスおよびその設計方法 - Google Patents

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Inventor
Atsuhiro Mori
Shinichi Marui
Minoru Okamoto
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits

Definitions

  • the present invention relates to a programmable 'logic' device in which a plurality of programmable logic elements are arranged in a row and column direction, and a design method thereof.
  • DSPs digital signal processors
  • microprocessors there is a degree of program freedom at the instruction level by changing the instruction program.
  • processing performance is inferior to ASICs (Application Specified ICs) limited to specific applications.
  • a programmable logic device that can flexibly change the circuit configuration by a program has attracted attention.
  • programmable logic devices There are several types of programmable logic devices.
  • a typical example is an FPGA (Field Programmable Gate Array).
  • FPGA Field Programmable Gate Array
  • these devices have the advantage of being able to change the circuit configuration by programming, but also have problems such as an increase in area and power consumption compared to ASICs.
  • Patent Document 1 a wiring resource for connecting logic elements on a programmable 'logic' device is compared with a first resource having a communication speed called “normal speed” and a first resource. It is composed of two wiring resources, a second resource with high speed. The ratio of these two resources is such that the first resource occupies most of the wiring resources and the second resource occupies a minority part. This eliminates the need for a high-speed design for all wiring by using the second resource only for some wiring that requires high-speed communication and using the first resource for normal communication. In addition, an increase in area due to high-speed design can be suppressed.
  • Patent Document 1 Japanese Patent Publication No. 2002-538634
  • the programmable 'logic' device of Patent Document 1 has the effect of reducing the wiring area between logic elements and reducing power consumption, the logic elements are all within the device. It has the same configuration. That is, no improvement is considered for the logical element itself, that is, for the internal structure. Therefore, considering the realization of an application using this programmable logic device, the logic elements are divided into two processing blocks, one processing block requiring high-speed processing and the other processing block requiring low-speed processing. However, when designing a logic element, it is necessary to design it so that it can correspond to the circuit block that requires the highest speed.
  • the power consumption P of a semiconductor device is generally represented by the following equation.
  • the first term of the above equation 1 is power consumption during the operation of the device
  • the second term of the above equation 1 is power consumption due to a leakage current which is a current when the device is off.
  • power consumption due to leakage current has increased with the miniaturization of semiconductor processes, and power consumption during operation has been increasing. It cannot be ignored compared to power consumption.
  • reduction of leakage current is also an important factor. Only power consumption during operation is considered, and power consumption due to leakage current is not considered.
  • the present invention solves the above-mentioned problems, and has an object to realize a small area and low power consumption.
  • a first invention is a programmable logic device in which a plurality of programmable logic elements are arranged, wherein the plurality of logic elements implement a predetermined logic.
  • a first logical element having the same logic as the first logical element, and a second logical element having a design upper limit of operation speed lower than that of the first logical element.
  • the second invention further provides that the second logical element is used for the first logical element.
  • a transistor whose threshold voltage is higher than that of a transistor is used.
  • a third invention is further characterized in that the second logical element has a layout structure different from that of the first logical element.
  • the first logic element operates with a clock signal having a first clock frequency
  • the second logic element has a second logic element which is lower than the first clock frequency
  • a fifth invention is further characterized in that the first logic element is fixedly arranged at one place.
  • the first logical element is further disposed in a central portion, and the second logical element is disposed in a peripheral portion in comparison with a region in which the first logical element is disposed. It is characterized by being arranged.
  • the second logical element is disposed in a central portion, and the first logical element is disposed in a peripheral portion in comparison with a region in which the second logical element is disposed. It is characterized by being arranged.
  • An eighth invention is a method of designing a programmable 'logic' device in which a plurality of programmable logic elements are arranged, and designs a first logic element having a predetermined logic. And a step of designing a second logic element having the same logic as the first logic element and having a lower operation speed design upper limit than the first logic element. I do.
  • a circuit part requiring high speed is realized by using the first logical element, and a circuit part operating at low speed is realized by using the second logical element. Therefore, compared to a case where all circuits are realized by using the first logic element corresponding to a high speed, it is possible to realize a small area and with low power consumption.
  • the circuit portion that operates at a low speed increases the threshold voltage of the transistor of the second logic element, so that the leakage current can be reduced. Low power consumption can be realized.
  • a circuit part requiring high speed is realized by using the first logic element, and a circuit part operating at low speed is realized by the second logic element. Therefore, all circuits can be realized in a smaller area and with lower power consumption as compared to the case where all circuits are realized using the first logic element.
  • the clock signal of the low-speed clock frequency is supplied to the logic element designed for low-speed operation, power consumption due to the high-speed clock frequency can be suppressed, Further lower power consumption can be realized.
  • the first logical element when a circuit part requiring high speed is realized by using the first logical element in the application to be realized, the first logical element requires high-speed communication. Can be efficiently arranged, and a small area can be achieved when mapping to a programmable 'logic' device.
  • circuits that require high-speed operation are collectively arranged in the central portion, so that wiring between logical elements can be efficiently performed.
  • Application can be realized in a small area.
  • efficient mapping can be achieved by arranging the circuit parts that perform high-speed control collectively in the center. It is.
  • the seventh invention in an application requiring high-speed external input / output, by arranging a circuit part requiring high-speed signal processing close to the external input / output, the Since wiring can be efficiently realized, an application can be realized with a small area. In particular, it is possible to efficiently map applications that require large amounts of input / output data, require high-speed processing, and have a high degree of parallelism. It is.
  • FIG. 1 is a configuration diagram showing a programmable 'logic' device according to a first embodiment of the present invention.
  • FIG. 2 is a block diagram of a logic element mounted on the programmable logic device shown in FIG. 1.
  • FIG. 3 is a configuration diagram showing a programmable 'logic' device according to a second embodiment of the present invention.
  • FIG. 4 is a configuration diagram showing a programmable 'logic' device according to a third embodiment of the present invention.
  • FIG. 1 is a configuration diagram showing a programmable logic device according to the first embodiment.
  • the programmable logic device 101 has the same logical structure and function as the region 1 (103) formed by arranging a plurality of first logical elements 102 and the first logical element 102. However, between the region 2 (105) in which a plurality of second logic elements 104 formed by using transistors having a high threshold voltage as transistors constituting the circuit and each first logic element 102 are provided.
  • a wiring 106 disposed between each second logic element 104 in the horizontal and vertical directions and interconnecting the first logic element 102 or the second logic element 104 with each other, and two different frequency A clock is output, and although not shown in the figure, a higher frequency clock is supplied to the logic element 102 in the first area 103, and a lower frequency clock is supplied to the logic element 102 in the second area 105.
  • a clock generating block 107 supplies the Remento 10 4, and an external IO block 108 that communicates with the outside of the chip.
  • FIG. 2 shows the internal structure of the first logic element 102 and the second logic element 104 mounted on the programmable logic device of FIG.
  • the logic elements 102 and 104 include a configuration memory 202 for storing circuit configuration information via a wiring 106 for interconnecting adjacent elements, and a plurality of programs stored in the configuration memory 202.
  • a powerful arithmetic block 203 such as an arithmetic and logic operation circuit or a multiplier, capable of performing various types of arithmetic operations, and a program stored in the configuration memory 202, which temporarily holds the arithmetic result of the arithmetic block 203.
  • Multiple registers 204 that can be connected to the input of the operation block 203 and the output of the register 204 by the program stored in the configuration memory 202 to connect the logical elements 102 or the logical elements 104 to each other.
  • a switch box 205 that can be connected to the wiring 106 to be connected.
  • the first logical element 1 of FIG. When the second logic element 104 is compared with the second logic element 104, the second logic element 104 has a high threshold voltage and uses a transistor, so that the operation speed of the operation block is lower than that of the first logic element 102. Become. However, since the threshold voltage of the transistor is high, the second logic element 104 consumes less power than the first logic element 102, which has a small leakage current when the transistor is off.
  • the operation of the present embodiment configured as described above will be described below.
  • digital baseband processing of a CDMA (Code Division Multiple Access) communication system includes a correlation peak detection process in a synchronization unit, a finger process in a synchronization detection unit, a cell search process for controlling the finger unit, and a channel codec process.
  • the correlation peak detection processing and the finger processing are processings for performing a plurality of parallel processings on input data. Processing can be distributed and parallelized. Therefore, the operating frequency can be lowered, so that area 2 of the programmable 'logic' device can be allocated.
  • the logic elements in the device all use the same threshold voltage transistors.
  • Using Programmable Logic Devices It can be realized with low power consumption as compared with the case of realizing the above.
  • FIG. 3 is a configuration diagram showing a programmable 'logic' device according to the second embodiment.
  • the programmable logic device 301 has a completely different logical structure and function compared to the region 1 (303) in which a plurality of first logic elements 302 are arranged and the first logic element 302.
  • Area 2 which is the same but has a small gate width W as a transistor constituting a circuit, a plurality of second logic elements 304 configured using transistors, and each first logic Wiring 306, which is arranged horizontally and vertically between the elements 302 or between each second logic element 304 and interconnects the first logic element 302 or the second logic element 304; Clocks of two different frequencies, not shown in the figure, the higher frequency clock is supplied to the logic element 302 in the first area 303, and the lower frequency clock is supplied to the second element 303.
  • a clock generating block 307 supplies the logical Engineering Remento 304 of band 305, and an external IO block 308 that communicates with the outside of the chip.
  • the logical structure and function of the first logical element 302 and the second logical element 304 mounted on the programmable 'logic' device of FIG. 3 are the same as the logical elements 102 and 104 of the first embodiment. .
  • the second logical element 304 uses a transistor with a small gate width W, and has a low current supply capability.
  • the operation speed of the operation block is lower than that of the first logic element 302.
  • the second logic element 304 since the second logic element 304 has a gate width W of a transistor, the parasitic load on the gate is small and the wiring load on the input portion is small. Therefore, the second logic element 304 can reduce the capacitance C of Equation 1 and can reduce power consumption during operation as compared with the first logic element 302. In addition, the second logic element 304 has a smaller area than the first logic element 302 because of the gate width W of the transistor.
  • the gate width W of the transistor of the second logic element 304 is small, the gate capacitance is small and power consumption during operation is reduced. Further, since the gate width W of the transistor of the second logic element 304 used for the correlation peak detection processing and the finger processing is small, the area is small.
  • the region 1 that operates at a high speed is arranged at the center of the programmable 'logic' device. This is effective when the processing mapped to area 1 controls the processing mapped to area 2 or when the parameters required for processing area 2 are output. This is because the wiring connecting the region 1 to the region 2 has a short distance. That is, using the above example of the CDMA communication system, when the optimal parameters calculated by the cell search processing unit mapped to region 1 are transmitted to the finger processing unit mapped to region 2, the finger processing unit This is because it is possible to establish a connection to a short distance.
  • arranging the region 1 that operates at high speed in the center of the programmable 'logic' device is not limited to the circuit portion that needs to operate at high speed, and the circuit portion that operates at low speed. This is advantageous for applications that require high-speed control over minutes.
  • FIG. 4 is a configuration diagram showing a programmable 'logic' device according to the third embodiment.
  • the programmable 'logic' device 401 has exactly the same logical structure and function as the region 1 (402) formed by arranging a plurality of first logical elements and the first logical element.
  • a region 2 (403) configured by arranging a plurality of second logic elements having a low design upper limit of the operation speed, and a clock having two different frequencies are output, and shown in the figure
  • a clock generation block 404 that supplies a higher frequency clock to the logic element of the first area 402 and supplies a lower frequency clock to the second logic element of the second area 403. .
  • region 1 has a configuration arranged at the periphery of programmable “logic” device 401
  • region 2 has a configuration arranged at the center of programmable “logic” device 401.
  • MPEG encoding includes processing such as motion vector detection, discrete cosine transform, and quantization.
  • processing block with the highest speed and the largest processing amount is motion solid calculation.
  • this processing is an operation for correlating a plurality of macro blocks close to a certain macro block, and requires a large amount of external input of macro block data.
  • this operation is a process of calculating the sum of absolute values of the differences from the macroblock (SAD operation: Sum of Absolute Difference), and the parallelism of the process is high and each SAD operation is independent.
  • the motion vector detection processing is mapped to the area 1 (402) of the programmable logic device 401 in FIG. 4, and the discrete cosine transform and the quantization
  • the processing is mapped, since the area 1 (402) is arranged close to the external input / output, it is possible to input data required for the motion vector detection processing at high speed.
  • each motion vector detection process is independent Therefore, there are few long wires connecting the logical elements inside the area 1 (402). Therefore, the motion vector detection processing can be efficiently mapped to region 1 (402).
  • the amount of input / output data from the outside is large, high-speed processing is required, and each processing with high processing parallelism is independently performed. It is possible to efficiently realize such applications.
  • a circuit part requiring high speed is realized by using the first logic element, and a circuit part operating at low speed is realized by the second logic element. Because it can be implemented using logic elements, all circuits can be implemented in a smaller area and with lower power consumption than when implemented using the first logic element that supports high speed.
  • the present invention is useful as a programmable logic device in which a plurality of programmable logic elements are arranged in the row and column directions.

Abstract

　プログラム可能の論理エレメントからなるプログラムブル・ロジック・デバイスの消費電力と面積を削減可能にする。 　プログラム可能な論理エレメントからなるプログラマブル・ロジック・デバイス１０１において、第１の論理エレメント１０２と、第１の論理エレメント１０２と同論理で、かつ動作速度の設計上限が第１の論理エレメント１０２に比較して低速である第２の論理エレメント１０４とを備える。

Description

明 細 書
プログラマブル'ロジック 'デバイスおよびその設計方法
技術分野
[0001] 本発明は、プログラム可能な論理エレメントを行 ·列の方向に複数配置するプロダラ マブル'ロジック 'デバイスおよびその設計方法に関するものである。 背景技術
[0002] 近年、情報処理端末での情報処理に対するニーズは多様化し、通信方式や信号 処理の規格はめまぐるしく変化しているため、製品ライフサイクルはますます短くなる 傾向にある。この製品ライフサイクルの短縮ィ匕に対応するためには、プログラムによつ て機能の変更が可能なデバイスが有用である。これらのデバイスの例として、 DSP ( Digtal Signal Processor)やマイクロプロセッサが存在する。 DSPやマイクロプロ セッサにおいては、命令プログラムを変更することによって、命令レベルでのプロダラ ムの自由度がある。しかしながら、特定用途に限定した ASIC (Application Specif led IC)に比較すると処理性能で劣っている。
[0003] そこで、 ASICの処理性能とマイクロプロセッサのプログラマピリティを併せ持つデバ イスとして、プログラムによって柔軟に回路構成を変更できるプログラマブル'ロジック .デバイスが注目魏めて 、る。プログラマブル.ロジック ·デバイスには 、くつかの種 類がある力 代表的な例としては FPGA (Field Programmable Gate Array)を 挙げることができる。しかし、これらのデバイスはプログラムで回路構成を変更できる 利点がある反面、 ASICに比較すると面積の増大、また消費電力の増大などの課題 がある。
[0004] 一方、プログラマブル'ロジック 'デバイスの小面積化の方法として、例えば、以下の ようなものがある（特許文献 1参照)。特許文献 1においては、プログラマブル'ロジック 'デバイス上の論理エレメント間を接続する配線リソースを、 "ノーマル速度"と呼ばれ る通信速度を持つ第 1のリソースと、第 1のリソースに比較して通信速度が高速な第 2 のリソースとの二つの配線リソースによって構成する。これら二つのリソースの割合は 、第 1のリソースが配線リソースの大部分を占め、第 2のリソースは少数部分を占める。 これにより、高速の通信を要求する一部の配線のみ第 2のリソースを使用し、通常の 通信には第 1のリソースを使用することで、すべての配線を高速設計とする必要がな くなり、高速設計に起因する面積の増大を抑えることができる。
特許文献 1：特表 2002— 538634号公報
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、前記特許文献 1のプログラマブル'ロジック 'デバイスは、論理エレメン ト間の配線の小面積化と低消費電力化に関しての効果はあるものの、論理エレメント はデバイス内ですベて同一構成をとつている。すなわち、論理エレメント自体、すなわ ち内部構造に関しては何ら改善の考慮がなされていない。したがって、このプロダラ マブル'ロジック ·デバイスを用いてあるアプリケーションを実現することを考慮すると、 論理エレメントは、たとえこのアプリケーションが高速での処理が必要な処理ブロック と低速での処理ブロックの二つの処理ブロックに分かれて 、ても、論理エレメントを設 計する際には、もっとも高速の要求される回路ブロックに対応できるように設計する必 要がある。
[0006] 結果として低速で動作する回路ブロックに対しても、高速設計された論理エレメント を使用することとなるため、低消費電力を実現することができない。また、全ての論理 エレメントが高速設計されているため、面積にも無駄が生じている。このようにプロダラ マブル'ロジック ·デバイスの小面積ィ匕と低消費電力化に関しては、 、まだ改善の余 地がある。
[0007] 特に消費電力に関しては、さらに以下のような課題がある。
半導体デバイスの消費電力 Pは一般的に下記の式で表わされる。
P= a - C-V2 -f+ I -V (式 1)
leak
( a：比例係数、 C :ゲート容量'配線容量の総和、 f :クロック周波数、 I ：リーク電流
leak
の総和）
[0008] 前記の式 1の第 1項は、デバイスの動作時の電力消費であり、前記の式 1の第 2項 は、デバイスのオフ時の電流であるリーク電流による電力消費である。近年、半導体 プロセスの微細化に伴って、リーク電流による電力消費が増大しており、動作時の電 力消費に比較して無視できないものとなっている。前記のように、消費電力の削減の 観点では、リーク電流の削減も重要なファクターであるが、特許文献 1に記載のプロ グラマブル'ロジック 'デバイスでは、前記の式 1における第 1項の Cに関する動作時 の電力消費のみを考慮するにとどまっており、リーク電流による電力消費は考慮され ていない。
[0009] 本発明は、前記の課題を解決するもので、小面積かつ低消費電力で実現すること を目的とする。
課題を解決するための手段
[0010] 前記課題を解決するために、第 1の発明は、プログラム可能な複数の論理エレメン トを配置してなるプログラマブル ·ロジック ·デバイスであって、前記複数の論理エレメ ントが所定の論理を有する第 1の論理エレメントと、前記第 1の論理エレメントと同論 理で、かつ動作速度の設計上限が前記第 1の論理エレメントに比較して低速である 第 2の論理エレメントとを含むことを特徴とする。
[0011] 第 2の発明は、さらに、前記第 2の論理エレメントに、前記第 1の論理エレメントに用
V、るトランジスタに比較して閾値電圧の高 、トランジスタを用いることを特徴とする。
[0012] 第 3の発明は、さらに、前記第 2の論理エレメントは、前記第 1の論理エレメントと異 なるレイアウト構造を持つことを特徴とする。
[0013] 第 4の発明は、さらに、前記第 1の論理エレメントは第 1のクロック周波数のクロック 信号で作動し、前記第 2の論理エレメントは前記第 1のクロック周波数と比して低い第
2のクロック周波数のクロック信号で作動することを特徴とする。
[0014] 第 5の発明は、さらに、前記第 1の論理エレメントを一箇所に固めて配置することを 特徴とする。
[0015] 第 6の発明は、さらに、前記第 1の論理エレメントを中央部に配置し、前記第 2の論 理エレメントを、前記第 1の論理エレメントを配置した領域と比して周辺部に配置する ことを特徴とする。
[0016] 第 7の発明は、さらに、前記第 2の論理エレメントを中央部に配置し、前記第 1の論 理エレメントを、前記第 2の論理エレメントを配置した領域と比して周辺部に配置する ことを特徴とする。 [0017] 第 8の発明は、プログラム可能な複数の論理エレメントを配置してなるプログラマブ ル'ロジック'デバイスを設計する方法であって、所定の論理を有する第 1の論理エレ メントを設計する工程と、前記第 1の論理エレメントと同論理で、かつ動作速度の設計 上限が前記第 1の論理エレメントに比較して低速である第 2の論理エレメントを設計 する工程とを備えることを特徴とする。
発明の効果
[0018] 第 1の発明によれば、実現するアプリケーションのうち、高速を要求する回路部分を 第 1の論理エレメントを使用して実現し、低速で動作する回路部分を第 2の論理エレ メントを使用して実現することができるため、すべての回路を高速対応の第 1の論理 エレメントを使用して実現した場合に比較して、小面積かつ低消費電力で実現するこ とがでさる。
[0019] 第 2の発明によれば、実現するアプリケーションのうち、低速で動作する回路部分を 第 2の論理エレメントのトランジスタの閾値電圧をあげているので、リーク電流を小さく することができ、さらなる低消費電力を実現することができる。
[0020] 第 3の発明によれば、実現するアプリケーションのうち、高速を要求する回路部分を 第 1の論理エレメントを使用して実現し、低速で動作する回路部分を第 2の論理エレ メントを使用して実現することができるため、すべての回路を、第 1の論理エレメントを 使用して実現した場合に比較して、小面積かつ低消費電力で実現することができる。
[0021] 第 4の発明によれば、低速動作に設計された論理エレメントには低速のクロック周 波数のクロック信号を供給しているので、高速のクロック周波数による電力消費を抑 えることができ、さらなる低消費電力が実現できる。
[0022] 第 5の発明によれば、実現するアプリケーションのうち、第 1の論理エレメントを用い て高速を要求する回路部分を実現する場合、高速での通信が要求される第 1の論理 エレメント間の配線を効率的に配置することができ、プログラマブル'ロジック 'デバィ スへのマッピングの際に小面積ィ匕を図ることができる。
[0023] 第 6の発明によれば、高速の処理性能を要求するアプリケーションに対して、高速 での動作が要求される回路を中央部にまとめて配置することによって、論理エレメント 間の配線を効率的に実現することができるため、小面積でアプリケーションを実現す ることができる。特に、低速かつ並列に処理を行う回路部分を高速で制御する必要が あるアプリケーションに対して、その高速な制御を行う回路部分をまとめて中央部に 配置することにより、効率よくマッピングすることが可能である。
[0024] 第 7の発明によれば、高速の外部入出力を要求するアプリケーションにおいて、高 速な信号処理の要求される回路部分を外部入出力に近接して配置することによって 、論理エレメント間の配線を効率的に実現することができるため、小面積でアプリケー シヨンを実現することができる。特に、外部力もの入出力データ量が大きく高速での処 理が必要であり、かつ、処理の並列性が高ぐ各々の処理が独立しているようなァプ リケーシヨンを効率よくマッピングすることが可能である。
[0025] 第 8の発明によれば、第 1の発明の小面積かつ低消費電力のプログラムブル'ロジ ック ·デバイスを製造することができる。
図面の簡単な説明
[0026] [図 1]本発明の第 1の実施の形態のプログラマブル'ロジック 'デバイスを示す構成図 である。
[図 2]図 1に示したプログラマブル ·ロジック ·デバイスに搭載する論理エレメントのブロ ック図である。
[図 3]本発明の第 2の実施の形態のプログラマブル'ロジック 'デバイスを示す構成図 である。
[図 4]本発明の第 3の実施の形態のプログラマブル'ロジック 'デバイスを示す構成図 である。
符号の説明
[0027] 101、 301、 401 プログラマブノレ.ロジック.デノ イス
102、 302 第 1の論理エレメント
103、 303、 402 領域 1
104、 304 第 2の論理エレメント
105、 305、 403 領域 2
106、 306 配線
107、 307、 404 クロック生成ブロック 108、 308 外部 IOブロック
発明を実施するための最良の形態
[0028] 以下、本発明の実施の形態について図面を参照しながら説明する。
(第 1の実施の形態）
図 1は第 1の実施の形態のプログラマブル'ロジック ·デバイスを示す構成図である。 図 1において、プログラマブル.ロジック 'デバイス 101は、第 1の論理エレメント 102を 複数配置して構成した領域 1 (103)と、第 1の論理エレメント 102に比較して、論理構 造と機能は同じであるが、回路を構成するトランジスタとして閾値電圧の高いトランジ スタを用いて構成した第 2の論理エレメント 104を複数配置して構成した領域 2 (105 )と、各第 1の論理エレメント 102の間または各第 2の論理エレメント 104の間に水平 方向と垂直方向に配置され、第 1の論理エレメント 102どうしまたは第 2の論理エレメ ント 104どうしを相互に接続する配線 106と、二つの異なる周波数のクロックを出力し 、図中に表記していないが、周波数の高い方のクロックを第 1の領域 103の論理エレ メント 102に供給し、周波数の低い方のクロックを第 2の領域 105の論理エレメント 10 4に供給するクロック生成ブロック 107と、チップの外部との通信を行う外部 IOブロック 108とを備える。
[0029] 図 2は図 1のプログラマブル ·ロジック ·デバイスに搭載する第 1の論理エレメント 102 と第 2の論理エレメント 104の内部構造である。論理エレメント 102、 104は、隣り合う ものどうしを相互に接続する配線 106を介して回路構成の情報を格納するコンフィギ ユレーシヨンメモリ 202と、コンフィギュレーションメモリ 202に格納されているプログラ ムによって複数の種類の演算が可能な、算術論理演算回路や乗算器など力 なる演 算ブロック 203と、コンフィギュレーションメモリ 202に格納されているプログラムによつ て、演算ブロック 203の演算結果を一時保持しておくことが可能な複数のレジスタ 20 4と、コンフィギュレーションメモリ 202に格納されているプログラムによって演算ブロッ ク 203の入力やレジスタ 204の出力を、論理エレメント 102どうし、または論理エレメン ト 104どうしを相互に接続する配線 106へと接続することが可能なスィッチボックス 20 5とからなる。
[0030] 図 2の構成を持つ論理エレメント 102、 104において、図 1の第 1の論理エレメント 1 02と第 2の論理エレメント 104を比較すると、第 2の論理エレメント 104は閾値電圧の 高 、トランジスタを用いて 、るため、第 1の論理エレメント 102に比較して演算ブロック の動作速度が低速となる。しかしながら、第 2の論理エレメント 104は、トランジスタの 閾値電圧が高いために、トランジスタがオフ時の電流であるリーク電流が小さぐ第 1 の論理エレメント 102に比較して低消費電力となっている。
[0031] 以上のように構成された本実施の形態について、以下、その動作について説明す る。図 1に記載のプログラマブル ·ロジック ·デバイスを用 、て実現するアプリケーショ ンの例として、 CDMA (Code Division Multiple Access)通信システムのデジ タルベースバンド処理を想定する。 CDMA通信システムには、同期部における相関 ピーク検出処理、同期検波部におけるフィンガー処理、フィンガー部を制御するセル サーチ処理、チャネルコーデック処理などがある。
[0032] このアプリケーションを図 1に記載のプログラマブル ·ロジック ·デバイスを用いて実 現する場合、相関ピーク検出処理やフィンガー処理は入力データに対して複数の並 列処理を実施する処理であるため、処理を分散し並列化することができる。したがつ て、動作周波数を低くすることができるため、プログラマブル'ロジック 'デバイスの領 域 2を割り当てることが可能である。
[0033] 一方、セルサーチ処理は、フィンガー部でのデータ処理に最適なパラメータの抽出 の必要があるため、比較や分岐の処理が多段になっていること、またチャネルコーデ ック処理に関しては、入力された信号を逐次処理する必要があることから、並列性を 高めることが困難であり、高い動作周波数とする必要がある。したがって、これらの処 理はプログラマブル'ロジック 'デバイスの領域 1を用いて実現する必要がある。
[0034] 本発明のプログラマブル ·ロジック ·デバイスを参考文献 1に記載のプログラマブル · ロジック 'デバイスと比較すると、相関ピーク検出処理やフィンガー処理に使用する第
2の論理エレメント 104のトランジスタの閾値電圧が高いため、リーク電流を削減する ことが可能で、全体の消費電力を削減することができる。
[0035] 以上のように、本実施の形態によれば、あるアプリケーションを本プログラマブル'口 ジック 'デバイスを用いて実現することによって、デバイス内の論理エレメントがすべて 同じ閾値電圧のトランジスタを用いた従来のプログラマブル'ロジック ·デバイスを用い て実現する場合に比べ、低消費電力で実現することが可能である。
[0036] (第 2の実施の形態）
図 3は第 2の実施の形態のプログラマブル'ロジック 'デバイスを示す構成図である。 図 3において、プログラマブル.ロジック 'デバイス 301は、第 1の論理エレメント 302を 複数配置して構成した領域 1 (303)と、第 1の論理エレメント 302に比較して、論理構 造と機能はまったく同じであるが、回路を構成するトランジスタとしてゲート幅 Wの小さ V、トランジスタを用いて構成した第 2の論理エレメント 304を複数配置して構成した領 域 2 (305)と、各第 1の論理エレメント 302の間または各第 2の論理エレメント 304の 間に水平方向と垂直方向に配置され、第 1の論理エレメント 302どうしまたは第 2の論 理エレメント 304どうしを相互に接続する配線 306と、二つの異なる周波数のクロック を出力し、図中に表記していないが、周波数の高い方のクロックを第 1の領域 303の 論理エレメント 302に供給し、周波数の低!、方のクロックを第 2の領域 305の論理工 レメント 304に供給するクロック生成ブロック 307と、チップの外部との通信を行う外部 IOブロック 308とを備える。
[0037] 図 3のプログラマブル'ロジック 'デバイスに搭載する第 1の論理エレメント 302と第 2 の論理エレメント 304の論理構造と機能は、第 1の実施の形態の論理エレメント 102、 104と同じである。
[0038] 図 3の第 1の論理エレメント 302と第 2の論理エレメント 304を比較すると、第 2の論 理エレメント 304はゲート幅 Wの小さなトランジスタを用いており、トランジスタの電流 供給能力が低いため、第 1の論理エレメント 302に比較して演算ブロックの動作速度 が低速となる。
[0039] しかしながら、第 2の論理エレメント 304は、トランジスタのゲート幅 W力 、さいため に、ゲートに寄生する容量が小さぐ入力部の配線負荷が小さい。したがって、第 2の 論理エレメント 304は、式 1の容量 Cを小さくすることができ、第 1の論理エレメント 302 に比較して動作時の消費電力を少なくすることができる。また、第 2の論理エレメント 3 04は、トランジスタのゲート幅 W力 、さいために、第 1の論理エレメント 302に比較し て小面積である。
[0040] 以上のように構成された本実施の形態について、以下、その動作について説明す る。図 1に記載のプログラマブル ·ロジック ·デバイスを用 、て実現するアプリケーショ ンの例として、第 1の実施の形態と同様に、 CDMA通信システムのデジタルベース バンド処理を想定する。相関ピーク検出処理やフィンガー処理は、動作周波数を低く することができるため、プログラマブル ·ロジック ·デバイスの領域 2を用 ヽて実現する ことが可能である。一方、セルサーチ処理やチャネルコーデック処理に関しては、高 い動作周波数とする必要があるため、プログラマブル'ロジック 'デバイスの領域 1を 用いて実現する必要がある。
[0041] 本発明のプログラマブル ·ロジック ·デバイスを参考文献 1に記載のプログラマブル · ロジック 'デバイスと比較すると、相関ピーク検出処理やフィンガー処理に使用する第
2の論理エレメント 304のトランジスタのゲート幅 Wが小さいため、ゲート容量が小さく 、動作時の消費電力が少なくなる。また、相関ピーク検出処理やフィンガー処理に使 用する第 2の論理エレメント 304のトランジスタのゲート幅 Wが小さいため、小面積と なる。
[0042] 以上のように、本実施の形態によれば、あるアプリケーションを本プログラマブル'口 ジック 'デバイスを用いて実現することによって、デバイス内の論理エレメントがすべて 同じゲート幅 Wを持つトランジスタを用いた従来のプログラマブル'ロジック ·デバイス を用いて実現する場合に比べ、低消費電力かつ小面積で実現することが可能である
[0043] 前記第 1、第 2の実施の形態では、高速で動作する領域 1をプログラマブル'ロジッ ク 'デバイスの中央部に配置した。これは、領域 1にマッピングされた処理が領域 2に マッピングされた処理を制御したり、領域 2の処理に必要なパラメータを出力したりす る場合に有効である。これは、領域 1から領域 2へ接続する配線が短距離となるため である。すなわち、前述の CDMA通信システムの例を用いると、領域 1にマッピング されているセルサーチ処理部で算出した最適なパラメータを領域 2にマッピングされ て ヽるフィンガー処理部へ伝送する際、フィンガー処理部への接続を短距離で実現 できるためである。
[0044] このように、高速で動作する領域 1をプログラマブル'ロジック 'デバイスの中央部に 配置することは、高速での動作が必要な回路部分から、低速での動作を行う回路部 分に対して、高速での制御を必要とするアプリケーションに対して好都合である。
[0045] (第 3の実施の形態）
図 4は第 3の実施の形態のプログラマブル'ロジック 'デバイスを示す構成図である。 図 4において、プログラマブル'ロジック 'デバイス 401は、第 1の論理エレメントを複数 配置して構成した領域 1 (402)と、第 1の論理エレメントに比較して、論理構造と機能 はまったく同じであるが、動作速度の設計上限が低速である第 2の論理エレメントを 複数配置して構成した領域 2 (403)と、二つの異なる周波数のクロックを出力し、図 中に表記して 、な 、が、周波数の高 、方のクロックを第 1の領域 402の論理エレメン ト供給し、周波数の低い方のクロックを第 2の領域 403の第 2の論理エレメントに供給 するクロック生成ブロック 404を備免る。
[0046] 図 4では、領域 1 (402)はプログラマブル'ロジック 'デバイス 401の周辺部に、また 領域 2 (403)はプログラマブル'ロジック 'デバイス 401の中央部に配置する構成を持 つ。
[0047] 図 4のプログラマブル'ロジック 'デバイス 401を用いて実現するアプリケーションとし て、動画圧縮方式である MPEGのエンコード処理を想定する。
MPEGのエンコード処理は、動きベクトル検出、離散コサイン変換、量子化などの 処理がある。この中でもっとも高速化かつ処理量の大きな処理ブロックは、動きべタト ル算出である。
[0048] ここで、動きベクトル検出について詳細に検討すると、この処理はあるマクロブロック に近接する複数のマクロブロックとの相関をとる演算で、外部から多量のマクロブロッ クデータの入力を必要とする。一方、この演算は、マクロブロックとの差分の絶対値の 合計を算出する処理（SAD演算： Sum of Absolute Difference)であり、処理 の並列性が高ぐかつ各々の SAD演算が独立している。
[0049] したがって、図 4のプログラマブル ·ロジック'デバイス 401の領域 1 (402)に動きべ タトル検出処理をマッピングし、プログラマブル ·ロジック ·デバイス 401の領域 2 (403 )に離散コサイン変換、量子化の処理をマッピングした場合、領域 1 (402)が外部入 出力に近接して配置されているため、動きベクトル検出処理に必要なデータを高速 で入力することが可能である。また、動きベクトル検出処理は各々の処理が独立して いるため、領域 1 (402)内部の論理エレメント間を接続する長配線は少ない。したが つて、領域 1 (402)に動きベクトル検出処理を効率よくマッピングすることができる。
[0050] 以上のように、本実施の形態によれば、外部からの入出力データ量が大きく高速で の処理が必要であり、かつ、処理の並列性が高ぐ各々の処理が独立しているような アプリケーションを効率よく実現することが可能である。
産業上の利用可能性
[0051] 本発明のプログラマブル'ロジック 'デバイスは、実現するアプリケーションのうち、高 速を要求する回路部分を第 1の論理エレメントを使用して実現し、低速で動作する回 路部分を第 2の論理エレメントを使用して実現することができるため、すべての回路を 高速対応の第 1の論理エレメントを使用して実現した場合に比較して、小面積かつ低 消費電力で実現することができると 、う効果を有し、プログラム可能な論理エレメント を行 ·列の方向に複数配置するプログラマブル ·ロジック ·デバイス等として有用であ る。

Claims

請求の範囲
[1] プログラム可能な複数の論理エレメントを配置してなるプログラマブル ·ロジック ·デ バイスであって、
前記複数の論理エレメントが
所定の論理を有する第 1の論理エレメントと、
前記第 1の論理エレメントと同論理で、かつ動作速度の設計上限が前記第 1の論理 エレメントに比較して低速である第 2の論理エレメントと
を含むことを特徴とするプログラマブル ·ロジック ·デバイス。
[2] 請求項 1に記載のプログラマブル ·ロジック ·デバイスにお 、て、
前記第 2の論理エレメントに、前記第 1の論理エレメントに用いるトランジスタに比較 して閾値電圧の高 、トランジスタを用いること
を特徴とするプログラマブル ·ロジック ·デバイス。
[3] 請求項 1に記載のプログラマブル ·ロジック ·デバイスにお 、て、
前記第 2の論理エレメントは、前記第 1の論理エレメントと異なるレイアウト構造を持 つこと
を特徴とするプログラマブル ·ロジック ·デバイス。
[4] 請求項 1から 3いずれかに記載のプログラムブル'ロジック 'デバイスにおいて、 前記第 1の論理エレメントは、第 1のクロック周波数のクロック信号で作動し、 前記第 2の論理エレメントは、前記第 1のクロック周波数と比して低い第 2のクロック 周波数のクロック信号で作動すること、
を特徴とするプログラムブル ·ロジック ·デバイス。
[5] 請求項 1から 4いずれかに記載のプログラマブル'ロジック 'デバイスにおいて、 前記第 1の論理エレメントを一箇所に固めて配置すること
を特徴とするプログラマブル ·ロジック ·デバイス。
[6] 請求項 5に記載のプログラマブル ·ロジック ·デバイスにお 、て、
前記第 1の論理エレメントを中央部に配置し、
前記第 2の論理エレメントを、前記第 1の論理エレメントを配置した領域と比して周 辺部に配置すること を特徴とするプログラマブル ·ロジック ·デバイス。
[7] 請求項 5記載のプログラマブル ·ロジック ·デバイスにお 、て、
前記第 2の論理エレメントを中央部に配置し、
前記第 1の論理エレメントを、前記第 2の論理エレメントを配置した領域と比して周 辺部に配置すること
を特徴とするプログラマブル ·ロジック ·デバイス。
[8] プログラム可能な複数の論理エレメントを配置してなるプログラマブル ·ロジック ·デ バイスを設計する方法であって、
所定の論理を有する第 1の論理エレメントを設計する工程と、
前記第 1の論理エレメントと同論理で、かつ動作速度の設計上限が前記第 1の論理 エレメントに比較して低速である第 2の論理エレメントを設計する工程と
を備えることを特徴とするプログラマブル ·ロジック ·デバイスの設計方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8516025B2 (en) * 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8111577B2 (en) 2007-04-17 2012-02-07 Cypress Semiconductor Corporation System comprising a state-monitoring memory element
US20080263319A1 (en) * 2007-04-17 2008-10-23 Cypress Semiconductor Corporation Universal digital block with integrated arithmetic logic unit
US7737724B2 (en) 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
JP2012109854A (ja) * 2010-11-18 2012-06-07 Panasonic Corp プログラマブル・ロジック・デバイス
US10790830B1 (en) * 2019-05-20 2020-09-29 Achronix Semiconductor Corporation Fused memory and arithmetic circuit
US11256476B2 (en) 2019-08-08 2022-02-22 Achronix Semiconductor Corporation Multiple mode arithmetic circuit

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766373A (ja) * 1993-08-26 1995-03-10 Olympus Optical Co Ltd マスタースライス方式の半導体集積回路装置
JPH07161938A (ja) * 1993-12-13 1995-06-23 Hitachi Ltd 半導体集積回路
JPH07297291A (ja) * 1994-04-27 1995-11-10 Hitachi Ltd フィールドプログラマブルゲートアレイ
US20020100944A1 (en) * 1999-06-29 2002-08-01 Hitachi, Ltd. Semiconductor integrated circuit device
WO2003001591A1 (fr) * 2001-06-25 2003-01-03 Hitachi, Ltd Circuit integre semiconducteur, procede et systeme de fabrication de ce dernier
US20030016055A1 (en) * 2001-07-17 2003-01-23 Hitachi, Ltd. Semiconductor integrated circuit, method and program for designing the semiconductor integrated circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1092268B1 (en) 1999-03-04 2008-04-23 Altera Corporation Interconnection and input/output resources for programmable logic integrated circuit devices
US6944836B1 (en) * 2002-11-15 2005-09-13 Xilinx, Inc. Structures and methods for testing programmable logic devices having mixed-fabric architectures
US6930510B2 (en) * 2003-03-03 2005-08-16 Xilinx, Inc. FPGA architecture with mixed interconnect resources optimized for fast and low-power routing and methods of utilizing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766373A (ja) * 1993-08-26 1995-03-10 Olympus Optical Co Ltd マスタースライス方式の半導体集積回路装置
JPH07161938A (ja) * 1993-12-13 1995-06-23 Hitachi Ltd 半導体集積回路
JPH07297291A (ja) * 1994-04-27 1995-11-10 Hitachi Ltd フィールドプログラマブルゲートアレイ
US20020100944A1 (en) * 1999-06-29 2002-08-01 Hitachi, Ltd. Semiconductor integrated circuit device
WO2003001591A1 (fr) * 2001-06-25 2003-01-03 Hitachi, Ltd Circuit integre semiconducteur, procede et systeme de fabrication de ce dernier
US20030016055A1 (en) * 2001-07-17 2003-01-23 Hitachi, Ltd. Semiconductor integrated circuit, method and program for designing the semiconductor integrated circuit

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