JP2008041941A - 半導体集積回路 - Google Patents

Abstract

【課題】高速処理と低消費電力の両立を実現する半導体集積回路を提供すること。
【解決手段】半導体集積回路は、第１の電源電圧が印加される第１の動作モード又は第２の電源電圧が印加される第２の動作モードで動作する処理部と、処理部に印加する電源電圧を動作モードに応じて第１の電源電圧と第２の電源電圧との間で切り替える電源電圧切替部と、第１の動作モード時に処理部から出力された信号の電圧を所定の電圧に昇圧する第１の出力部と、第２の動作モード時に処理部から出力された信号の電圧を所定の電圧に昇圧する第２の出力部と、処理部の動作モードを判定する判定部と、判定部による判定結果に応じて、第１の出力部からの出力又は第２の出力部からの出力を選択する選択部とを備える。第２の電源電圧は第１の電源電圧よりも低く、第１の動作モードは通常動作モードであり、第２の動作モードは低電圧動作モードである。
【選択図】図１

Description

本発明は、高速処理と低消費電力の両立を実現する半導体集積回路に関する。

半導体プロセスの微細化が進むにつれて、半導体集積回路を搭載するボードの実装面積削減や半導体集積回路のチップコスト低減のために、１つの半導体集積回路に多くの機能が搭載される傾向にある。さらに、バッテリー駆動の携帯電話等の移動通信端末では、高速処理と低消費電力の両立が求められている。高速処理と低消費電力の両立を実現する手法の一つは、回路の動作モードを複数設けて適宜切り替えることである。

図４は、高速処理と低消費電力の両立を実現する従来の半導体集積回路を示す図である。図４に示す半導体集積回路は、ＰＭＯＳトランジスタ６０１とＮＭＯＳトランジスタ６０２が直列に接続されたＣＭＯＳトランジスタを備える。ＰＭＯＳトランジスタ６０１には基板電圧６０３が印加され、ＮＭＯＳトランジスタ６０２には基板電圧６０４が印加される。図４に示す半導体集積回路には、高速処理を行う通常動作モードと、消費電力を低減する低電圧動作モードの２つのモードがある。通常動作モードでは、ＰＭＯＳトランジスタ６０１及びＮＭＯＳトランジスタ６０２の閾値電圧が低くなるように、ＰＭＯＳトランジスタ６０１の基板電位６０３とＮＭＯＳトランジスタ６０２の基板電位６０４を制御する。低電圧動作モードでは、電源電圧ＶＤＤを低くし、ＰＭＯＳトランジスタ６０１及びＮＭＯＳトランジスタ６０２の閾値電圧が高くなるように基板電位６０３，６０４を制御する。

特開平１１−２６００５５号公報

内部電圧から外部電圧に昇圧する出力回路を備える半導体集積回路では、内部電圧と外部電圧との差が大きいと出力回路が正確に動作しないため、低電圧動作モードの設定が困難である。この場合、低消費電力化を実現できない。また、高速処理能力の向上によって通常動作モード時の動作速度は一層高速となっている。さらに、半導体集積回路の出力端子となる外部パッドを動作モード毎に設けると、実装面積を削減できない。このため、外部パッドは１つに限られた状態で、高速処理と低消費電力の両立を実現する半導体集積回路が望まれていた。

本発明の目的は、高速処理と低消費電力の両立を実現する半導体集積回路を提供することである。

本発明は、第１の電源電圧が印加される第１の動作モード又は第２の電源電圧が印加される第２の動作モードで動作する処理部と、前記処理部に印加する電源電圧を動作モードに応じて前記第１の電源電圧と前記第２の電源電圧との間で切り替える電源電圧切替部と、前記第１の動作モード時に前記処理部から出力された信号の電圧を所定の電圧に昇圧する第１の出力部と、前記第２の動作モード時に前記処理部から出力された信号の電圧を前記所定の電圧に昇圧する第２の出力部と、前記処理部の動作モードを判定する判定部と、前記判定部による判定結果に応じて、前記第１の出力部からの出力又は前記第２の出力部からの出力を選択する選択部と、を備えた半導体集積回路を提供する。

上記半導体集積回路では、前記第２の電源電圧は前記第１の電源電圧よりも低く、前記第１の動作モードは通常動作モードであり、前記第２の動作モードは低電圧動作モードである。

上記半導体集積回路では、前記判定部は、前記処理部に印加される電源電圧と基準電圧とを比較して、その比較結果に基づいて前記処理部の動作モードを判定する。

上記半導体集積回路では、前記判定部は、前記処理部内の遅延量に基づいて前記処理部の動作モードを判定する。

本発明に係る半導体集積回路によれば、高速処理と低消費電力の両立を実現することができる。

以下、本発明の実施形態について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態の半導体集積回路を示すブロック図である。図１に示すように、第１の実施形態の半導体集積回路は、内部ロジック回路１０１と、電源供給回路１０３と、第１の出力回路１０５と、第２の出力回路１０７と、セレクタ回路１０９と、電圧比較部１１１と、外部パッド１１３とを備える。

内部ロジック回路１０１には、高速処理を行う通常動作モードと内部電圧が低い状態で動作する低電圧動作モード（例えばスリープモード）のいずれのモードでも動作する。内部ロジック回路１０１に印加される電源電圧ＶＤＤの値は、通常動作モードのときと低電圧動作モードのときとで異なり、低電圧動作モード時に印加される電源電圧ＶＤＤ２は、通常動作モード時に印加される電源電圧ＶＤＤ１よりも低い。電源供給回路１０３は、内部ロジック回路１０１に印加する電源電圧ＶＤＤを動作モードに応じてＶＤＤ１とＶＤＤ２との間で切り替える。

第１の出力回路１０５及び第２の出力回路１０７は、内部ロジック回路１０１から出力された信号の電圧（内部電圧）を半導体集積回路の外部で用いられている電圧（外部電圧）に昇圧する。特に、第１の出力回路１０５は、通常動作モード時に高速動作するよう設計されている。一方、第２の出力回路１０７は、低電圧動作モード時にも動作するように設計されている。なお、低電圧動作モード時の内部電圧は通常動作モード時の内部電圧よりも低い。

セレクタ回路１０９は、電圧比較部１１１からの信号に応じて、第１の出力回路１０５からの出力又は第２の出力回路１０７からの出力を選択し、外部パッド１１３を介して半導体集積回路の外部に出力する。電圧比較部１１１は、電源電圧ＶＤＤと基準電圧Ｖｒｅｆとを比較して、その比較結果に応じた電圧レベルの信号を出力する。電圧比較部は、電源電圧ＶＤＤが基準電圧Ｖｒｅｆ以上のときＨレベルの信号を出力し、電源電圧ＶＤＤが基準電圧Ｖｒｅｆ未満のときはＬレベルの信号を出力する。なお、基準電圧Ｖｒｅｆと、低電圧動作モード時の電源電圧ＶＤＤ２と、通常動作モード時の電源電圧ＶＤＤ１との関係は、ＶＤＤ２＜Ｖｒｅｆ＜ＶＤＤ１である。セレクタ回路１０９は、電圧比較部１１１からＨレベルの信号を受け取った際には第１の出力回路１０５からの出力を選択し、Ｌレベルの信号を受け取った際には第２の出力回路１０７からの出力を選択する。

以上説明したように、本実施形態の半導体集積回路では、通常動作モード時の電源電圧と低電圧動作モード時の電源電圧の差異を利用して、半導体集積回路が通常動作モードか低電圧動作モードかが判定され、その判定結果に応じた信号がセレクタ回路１０９に入力されるため、セレクタ回路１０９によって各動作モードに適した出力回路が選択される。その結果、高速処理と低消費電力の両立を実現することができる。

（第２の実施形態）
図２は、第２の実施形態の半導体集積回路を示すブロック図である。図２に示すように、第２の実施形態の半導体集積回路は、内部ロジック回路２０１と、電源供給回路２０３と、第１の出力回路２０５と、第２の出力回路２０７と、セレクタ回路２０９と、外部パッド２１１とを備える。本実施形態の内部ロジック回路２０１は、遅延モニタ回路３００を内部に有する。

本実施形態の内部ロジック回路２０１は、第１の実施形態の内部ロジック回路１０１と同様に、通常動作モードと低電圧動作モードのいずれのモードでも動作する。内部ロジック回路２０１に印加される電源電圧ＶＤＤに関しても、第１の実施形態と同様に、低電圧動作モード時に印加される電源電圧ＶＤＤ２は通常動作モード時に印加される電源電圧ＶＤＤ１よりも低い。電源供給回路２０３は、内部ロジック回路２０１に印加する電源電圧ＶＤＤを動作モードに応じてＶＤＤ１とＶＤＤ２との間で切り替える。

図３は、第２の実施形態の内部ロジック回路２０１が有する遅延モニタ回路３００を示すブロック図である。図３に示すように、遅延モニタ回路３００は、フリップフロップ３０１と、インバータ３０２と、遅延回路３０３と、フリップフロップ３０４，３０５と、判定回路３０６とを有する。フリップフロップ３０１及びインバータ３０２で構成する回路は、フリップフロップ３０１の出力をインバータ３０２によって反転してフィードバックする回路であって、１クロック毎にＨデータとＬデータを交互に出力する。フリップフロップ３０１の出力は、遅延回路３０３を介してフリップフロップ３０４に入力され、かつフリップフロップ３０５に直接入力される。フリップフロップ３０４，３０５の各出力は判定回路３０６に入力される。判定回路３０６は、フリップフロップ３０４，３０５からのデータのレベルが同じ場合はＨレベルの信号を出力し、データのレベルが異なる場合はＬレベルの信号を出力する。

通常動作モード時は内部ロジック回路２０１が高速処理を行うため、遅延回路３０３で１クロック分の遅延は発生しない。しかし、低電圧動作モード時には内部ロジック回路２０１が高速処理を行わないため、遅延回路３０３で１クロック分の遅延が発生する。このため、遅延モニタ回路３００は、通常動作モード時はＨレベルの信号を出力し、低動作動作モード時はＬレベルの信号を出力する。

セレクタ回路２０９は、遅延モニタ回路３００からの信号に応じて、第１の出力回路２０５からの出力又は第２の出力回路２０７からの出力を選択し、外部パッド２１１を介して半導体集積回路の外部に出力する。セレクタ回路２０９は、遅延モニタ回路３００からＨレベルの信号を受け取った際には第１の出力回路２０５からの出力を選択し、Ｌレベルの信号を受け取った際には第２の出力回路２０７からの出力を選択する。

以上説明したように、本実施形態の半導体集積回路によれば、デジタル回路によって半導体集積回路が通常動作モードか低電圧動作モードかを判定する構成を実現できる。このため、高速処理と低消費電力の両立を実現する半導体集積回路の設計が容易である。

本発明に係る半導体集積回路は、高速処理と低消費電力の両立を実現する集積回路等として有用である。

第１の実施形態の半導体集積回路を示すブロック図 第２の実施形態の半導体集積回路を示すブロック図 第２の実施形態の内部ロジック回路が有する遅延モニタ回路を示すブロック図 高速処理と低消費電力の両立を実現する従来の半導体集積回路を示す図

符号の説明

１０１，２０１ 内部ロジック回路
１０３，２０３ 電源供給回路
１０５，２０５ 第１の出力回路
１０７，２０７ 第２の出力回路
１０９，２０９ セレクタ回路
１１１ 電圧比較部
１１３，２１１ 外部パッド
３００ 遅延モニタ回路
３０１，３０４，３０５ フリップフロップ
３０２ インバータ
３０３ 遅延回路
３０６ 判定回路

Claims (4)

1. 第１の電源電圧が印加される第１の動作モード又は第２の電源電圧が印加される第２の動作モードで動作する処理部と、
   前記処理部に印加する電源電圧を動作モードに応じて前記第１の電源電圧と前記第２の電源電圧との間で切り替える電源電圧切替部と、
   前記第１の動作モード時に前記処理部から出力された信号の電圧を所定の電圧に昇圧する第１の出力部と、
   前記第２の動作モード時に前記処理部から出力された信号の電圧を前記所定の電圧に昇圧する第２の出力部と、
   前記処理部の動作モードを判定する判定部と、
   前記判定部による判定結果に応じて、前記第１の出力部からの出力又は前記第２の出力部からの出力を選択する選択部と、
   を備えたことを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路であって、
   前記第２の電源電圧は前記第１の電源電圧よりも低く、前記第１の動作モードは通常動作モードであり、前記第２の動作モードは低電圧動作モードであることを特徴とする半導体集積回路。
3. 請求項１に記載の半導体集積回路であって、
   前記判定部は、前記処理部に印加される電源電圧と基準電圧とを比較して、その比較結果に基づいて前記処理部の動作モードを判定することを特徴とする半導体集積回路。
4. 請求項１に記載の半導体集積回路であって、
   前記判定部は、前記処理部内の遅延量に基づいて前記処理部の動作モードを判定することを特徴とする半導体集積回路。

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