JP2011172073A - 時分割論理回路およびその論理素子減縮方法 - Google Patents
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Abstract
【課題】時分割で動作し、かつお互いに時分割動作で重ならない論理回路の組が存在する時分割論理回路において、論理素子を減縮し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法を提供する。
【解決手段】セレクト回路に接続されたフリップフロップ回路からなる回路を複数含み、フリップフロップ回路には論理ブロックが接続され、各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路とフリップフロップ回路およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成されることを特徴とする。
【選択図】図1
【解決手段】セレクト回路に接続されたフリップフロップ回路からなる回路を複数含み、フリップフロップ回路には論理ブロックが接続され、各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路とフリップフロップ回路およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成されることを特徴とする。
【選択図】図1
Description
本発明は、時分割で動作するお互いに時分割動作で重ならない複数の論理回路からなる時分割論理回路およびその論理減縮方法に関する。
近年、半導体集積回路はその高機能化の開発が絶えず進められている。図5は、このような半導体集積回路の一例を平面で見た説明図である。この半導体集積回路10には例えばマイクロコンピュータの機能を持つ論理マクロ11や、メモリ機能を持つ論理マクロ12、あるいは数千ゲートからなる中規模の論理マクロ13等の論理回路が形成されている。このようにそれぞれの論理回路でシステムを構成するような規模の回路がひとつの半導体集積回路10に形成されるようになっている。
また一方、従来より半導体集積回路には、そのチップサイズの縮小化、高速動作や、集積度を向上することが常に求められている。このため、MOS素子のチャンネル長の短縮、コンタクトサイズの縮小化、コンタクトの半導体や導体に対するアロワンスの縮小化などのウエハープロセス技術に密着した開発が常に進められている。また論理設計の段階では論理圧縮を始めとしたチップサイズの縮小化、高集積化も実施されている。
このように、半導体集積回路10では、高機能化、チップサイズの縮小化という相反する技術を求められている。また、このような半導体集積回路を形成する論理回路の中では、時分割で動作し、かつお互いに時分割動作で重ならない論理回路の組が存在する。例えば、図5で、中規模の論理マクロ13等の論理回路のABCDEうち、いずれか一つの回路Aが動作しているときには、他の回路BCDEは動作していない回路の組合わせである。この場合、動作時間と、チップの大きさとに等価的に無駄が発生することになる。
そこで本願発明では、時分割で動作し、かつお互いに時分割動作で重ならない論理回路の組が存在する時分割論理回路において、論理素子を減縮し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法を提供することを課題とする。
本発明は係る課題に鑑みなされたものであり、請求項1の発明は、
時分割で動作し、かつお互いに時分割動作で重ならない、複数の論理回路を含む時分割論理回路において、
セレクト回路に接続されたフリップフロップ回路からなる回路を複数含み、フリップフロップ回路には論理ブロックが接続され、
各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路とフリップフロップ回路およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成されることを特徴とする時分割論理回路としたものである。
時分割で動作し、かつお互いに時分割動作で重ならない、複数の論理回路を含む時分割論理回路において、
セレクト回路に接続されたフリップフロップ回路からなる回路を複数含み、フリップフロップ回路には論理ブロックが接続され、
各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路とフリップフロップ回路およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成されることを特徴とする時分割論理回路としたものである。
本発明の請求項2の発明は、
時分割で動作し、かつお互いに時分割動作で重ならない、複数の論理回路を含む時分割論理回路の論理素子減縮の方法において、
全ての時分割で動作する論理回路に共通するフリップフロック回路を共通フリップフロップ回路とし、
全ての時分割で動作する論理回路のうち一つを選択し、
選択した論理回路の共通フリップフロック回路の入力に、時分割で動作する論理回路を制御信号により選択するセレクト回路を挿入して回路Aとし、
全ての他の時分割で動作する論理回路を、該論理回路を構成する論理ブロックの内共通フリップフロップ回路の入出力に接続している論理ブロックを、回路Aのセレクト回路の入力及びそれに接続された共通フリップフロップ回路の出力に接続し、該論理回路の他のブロックを全て回路Aに該論理回路が形成されるように接続して回路Bを形成することを特徴とする時分割論理回路の論理素子減縮方法としたものである。
時分割で動作し、かつお互いに時分割動作で重ならない、複数の論理回路を含む時分割論理回路の論理素子減縮の方法において、
全ての時分割で動作する論理回路に共通するフリップフロック回路を共通フリップフロップ回路とし、
全ての時分割で動作する論理回路のうち一つを選択し、
選択した論理回路の共通フリップフロック回路の入力に、時分割で動作する論理回路を制御信号により選択するセレクト回路を挿入して回路Aとし、
全ての他の時分割で動作する論理回路を、該論理回路を構成する論理ブロックの内共通フリップフロップ回路の入出力に接続している論理ブロックを、回路Aのセレクト回路の入力及びそれに接続された共通フリップフロップ回路の出力に接続し、該論理回路の他のブロックを全て回路Aに該論理回路が形成されるように接続して回路Bを形成することを特徴とする時分割論理回路の論理素子減縮方法としたものである。
本発明の請求項3の発明は、形成した回路Bを論理圧縮することを特徴とする請求項2に記載の時分割論理回路の論理素子減縮方法としたものである。
本発明の時分割論理回路およびその論理素子減縮方法は、以上のような構成であるので、論理素子を縮小し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法とすることができる。
以下本発明を実施するための形態につき説明する。
図1は、本発明の時分割論理回路の一例を模式的に示した説明図である。図では、二つの論理回路A、Bを含み、それぞれ入力信号A1A2A3、B1B2B3が入力する。FF1.3、2.5、3、4は同一のフリップフロップ回路を示し、共通クロック入力で動作する。LA1〜5、LB1〜5は、それぞれ論理回路A、Bを構成する論理ブロック、S1、2は論理回路A、Bのいずれかを信号SELで選択するセレクト回路を示す。
本例の時分割論理回路は、時分割で動作し、かつお互いに時分割動作で重ならない、論理回路A、Bを含むことを前提とする。
そして、セレクト回路S1、S2に接続されたフリップフロップ回路FF1.3、FF2.5からなる回路を2つ含み、フリップフロップ回路FF1.3、FF2.5には論理
ブロックLA2、LA3、LB2、LB3の回路と、LA5、LB5の回路がそれぞれ接続されている。
ブロックLA2、LA3、LB2、LB3の回路と、LA5、LB5の回路がそれぞれ接続されている。
各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路S1、S2とフリップフロップ回路FF1、2およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成される。
図1の例では、セレクト回路で、時分割で動作する論理回路Aを選択すると、セレクト回路、フリップフロップ回路FF、論理ブロックのうち、S1、S2、FF1.3、FF2.5、LA2、LA3、LA5がそれぞれ接続された回路が選択される。さらにそれらの回路に、論理回路Aの入力信号A1、A2、A3により動作されるその他の論理ブロックLA4、LA1を加えて、それらが接続された論理回路Aが形成される。
セレクト回路で、時分割で動作する論理回路Bを選択すると、セレクト回路、フリップフロップ回路、論理ブロックのうち、S1、S2、FF1.3、FF2.5、LB2、LB3、LB5がそれぞれ接続された回路が選択される。さらにそれらの回路に、論理回路Bの入力信号B1、B2、B3により動作されるその他の論理ブロックLB1、FF4、LB4を加えて、それらが接続された論理回路Bが形成される。このようにして、図2で示した時分割で動作し、かつお互いに時分割動作で重ならない、論理回路A、Bがセレクト回路によって選択されることになる。
また本発明の、時分割で動作し、かつお互いに時分割動作で重ならない、複数の論理回路を含む時分割論理回路の論理素子減縮の方法について、図2を用いて説明する。
図で、まず、時分割で動作する論理回路A、Bに共通するフリップフロップ回路FF(FF1〜5)を選択し共通フリップフロップ回路FFとする。次に、論理回路Aを選択する。論理回路Aの、共通フリップフロック回路FF1、FF2の入力に、時分割で動作する論理回路を制御信号SELにより選択するセレクト回路S1、S2をそれぞれ挿入して回路Aとする。
次に、論理回路Bを構成する論理ブロックの内、共通するフリップフロップ回路の入出力に接続している論理ブロックLB2、LB3、LB5を、回路Aのセレクト回路の入力及び共通するフリップフロップ回路の出力に接続する。次に、論理回路Bの他のブロックLB1、FF4、LB4を全て回路Aに論理回路Bが形成されるように接続して回路Bを形成する。このようにして図1にしめす論理素子の減縮された時分割論理回路(回路B)を得ることが出来る。論理回路Bは、共通フリップフロップ回路の個数が論理回路Aに比べて多いので、余った共通フリップフロップ回路FF4は、本例では論理ブロックの1つとしている。
以上に説明した時分割論理回路およびその論理素子減縮方法の例では、最初に選択した論理回路をAとしたが、Bを選ぶことも出来る。この場合、Bの方が共通フリップフロップ回路の個数が多いので、その分論理回路Aを選択しないセレクト回路も挿入される。あるいは、その分の共通フリップフロップ回路を論理ブロックに含めて、セレクト回路は挿入しなくても良い。本例では2つの論理回路で説明したが、それ以上の複数の論理回路であっても、同様にして構成できる。多数の論理回路を含む場合、最初に選択した論理回路の共通フリップフロップの数量によって、余った共通フリップフロップ回路は適宜処理すればよい。また、共通フリップフロップが複数種類ある場合、それぞれの共通フリップフロップに対応する論理ブロックを接続することで同様に時分割論理回路を構成できる。
このように、本発明の時分割論理回路は、時分割で動作し、かつお互いに時分割動作で重ならない論理回路を含み、それらのフリップフロップ回路を共有しているので、フリップフロップ回路が減少する。セレクト回路を追加して形成された回路であるが、フリップフロップ回路に比べセレクト回路は論理素子数が少ない。したがって本発明の時分割論理回路は、論理素子を減縮し、チップサイズを縮小化できる時分割論理回路およびその論理素子減縮方法とすることが出来る。さらに、多数の時分割動作で重ならない論理回路を含む場合、最初に選択する論理回路は、共通フリップフロップ回路の数量が多いほうが、フリップフロップ回路の数量を比較的少なくすることが出来る。
また、このようにして形成した時分割論理回路を論理圧縮することによって、さらに論理素子数を減少できる。しかも、このように、本発明の時分割論理回路およびその論理素子減縮方法では、通常の論理圧縮では減少できないフリップフロップ回路を減少することができるので、従来には無い規模で論理減縮された時分割論理回路およびその論理素子減縮方法である。
論理回路が時分割で重なるものと重ならないものとが、混在している場合は、重なっている論理回路をまとめ、新たに時分割で重ならない論理回路として本願発明の時分割論理回路およびその論理素子減縮方法を適用できる。例えば図5の論理回路A、Bが時分割で重なり、CDEとは重ならず、またCDEもそれぞれ重ならない場合、ABの組み合わせた回路と、C、D、Eとを時分割で動作し、かつお互いに時分割動作で重ならない論理回路として、本願発明の時分割論理回路およびその論理素子減縮方法を適用して構成することができる。
近年の半導体プロセスで、130nmを切るデザインルール辺りからトランジスタ素子による信号の遅延と、配線による遅延とが逆になる現象が特に顕著になっている。一般に、フリップフロップで構成されるシフトレジスタ回路では、フリップフロップ間の信号の伝達に対しては素子による遅延が発生し、クロック信号の伝達に対しては、配線による遅延が発生する。そして上記のデザインルールのプロセスでは、フリップフロップ間の信号の遅延よりも、クロック信号の遅延が大きくなる。このためフリップフロップ間にバッファを設け、信号を遅延させることが行われている。本願発明の時分割論理回路では、セレクト回路をバッファとして兼ねることができるという効果がある。
次にさらに具体的に本願発明の時分割論理回路を例示する。
図3は、本発明の時分割論理回路の他の例を模式的に示した説明図である。図では、時分割で動作し、かつお互いに時分割動作で重ならない、論理回路C、Dを含む。図4に時分割動作で重ならない、論理回路C、Dを示した。図3では、図4に示した論理回路C、Dに対して、フリップフロップ回路F/Fの入力にセレクト回路MUXを挿入し、論理圧縮した回路を示している。この結果、図4に示した論理回路C、Dの素子数が29個(F/F8個、AND10個、OR4個、INV7個)あったものが、図3の時分割論理回路の例では素子数が24個(F/F4個、AND7個、OR3個、INV6個、MUX4個)と減少している。さらに、本時分割論理回路で、2つのセレクト回路MUX(NU8、NU9)を削除できるので、22個にすることができる。
図3は、本発明の時分割論理回路の他の例を模式的に示した説明図である。図では、時分割で動作し、かつお互いに時分割動作で重ならない、論理回路C、Dを含む。図4に時分割動作で重ならない、論理回路C、Dを示した。図3では、図4に示した論理回路C、Dに対して、フリップフロップ回路F/Fの入力にセレクト回路MUXを挿入し、論理圧縮した回路を示している。この結果、図4に示した論理回路C、Dの素子数が29個(F/F8個、AND10個、OR4個、INV7個)あったものが、図3の時分割論理回路の例では素子数が24個(F/F4個、AND7個、OR3個、INV6個、MUX4個)と減少している。さらに、本時分割論理回路で、2つのセレクト回路MUX(NU8、NU9)を削除できるので、22個にすることができる。
10・・・半導体集積回路
11・・・論理マクロ
12・・・メモリ論理マクロ
13・・・中規模論理マクロ
11・・・論理マクロ
12・・・メモリ論理マクロ
13・・・中規模論理マクロ
Claims (3)
- 時分割で動作し、かつお互いに時分割動作で重ならない、複数の論理回路を含む時分割論理回路において、
セレクト回路に接続されたフリップフロップ回路からなる回路を複数含み、フリップフロップ回路には論理ブロックが接続され、
各時分割で動作する論理回路は、セレクト回路の制御信号により選択されたセレクト回路とフリップフロップ回路およびそれに接続された論理ブロックと、各時分割で動作する論理回路の入力信号により動作されるその他の論理ブロックと、から形成されることを特徴とする時分割論理回路。 - 時分割で動作し、かつお互いに時分割動作で重ならない、複数の論理回路を含む時分割論理回路の論理素子減縮の方法において、
全ての時分割で動作する論理回路に共通するフリップフロック回路を共通フリップフロップ回路とし、
全ての時分割で動作する論理回路のうち一つを選択し、
選択した論理回路の共通フリップフロック回路の入力に、時分割で動作する論理回路を制御信号により選択するセレクト回路を挿入して回路Aとし、
全ての他の時分割で動作する論理回路を、該論理回路を構成する論理ブロックの内共通フリップフロップ回路の入出力に接続している論理ブロックを、回路Aのセレクト回路の入力及びそれに接続された共通フリップフロップ回路の出力に接続し、該論理回路の他のブロックを全て回路Aに該論理回路が形成されるように接続して回路Bを形成することを特徴とする時分割論理回路の論理素子減縮方法。 - 形成した回路Bを論理圧縮することを特徴とする請求項2に記載の時分割論理回路の論理素子減縮方法。
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JP2010034794A JP2011172073A (ja) | 2010-02-19 | 2010-02-19 | 時分割論理回路およびその論理素子減縮方法 |
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