TWI389004B - 防止壅塞配置方法及裝置 - Google Patents

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Description

防止壅塞配置方法及裝置
本發明係與邏輯電路佈局有關，特別地，關於一種防止壅塞配置裝置及方法，用以於暫存器傳輸級(Register Transfer Level,RTL)之階段改變邏輯電路佈局，藉以避免邏輯電路佈局中產生難以繞線之壅塞區域。
隨著電子科技不斷地發展，各式各樣的電子產品之體積愈來愈輕薄短小，但其具備的功能亦愈來愈多。因此，在面積相當小的晶片中必須設置有數目非常龐大的各種電子元件，才足以應付電子產品之實際需求。
然而，於某些電路佈局中，由於某一區域內之電子元件太多，亦即該區域之電子元件密度過大，使得該區域之某些電子元件間的繞線(routing)難以進行，因而無法通過設計規則檢查(design rule checking)，導致該電路佈局無法正常運作。
請參照圖一，圖一係繪示傳統的邏輯電路佈局之閘極級(gate level)示意圖。舉例而言，若邏輯電路佈局1包含有複數個元件，且邏輯電路佈局1經過合成後的合成結果(synthesized result)形成了一個龐大的邏輯錐(logic cone)，如圖一所示。
一般而言，為了使得邏輯電路佈局1能夠通過時間限制(time econstraint)並且縮小其使用面積，因此，於合成後的邏輯電路佈局1中，所有電子元件間將會透過彼此耦接或相互合併、化簡之方式來達成，連帶也造成合成後的邏輯電路佈局1中之所有電子元件之間具有相當複雜的連接關係，才會形成如圖一所示之龐大的邏輯錐。
接著，再透過自動佈局繞線法(Automatic Placement and Routing,APR)實現合成後的邏輯電路佈局1，其APR的結果2請參照圖二。如圖二所示，很明顯地，於壅塞區域20中，由於有相當多的組合邏輯元件(combinational logic device)c擠在一起，因而產生相當嚴重的壅塞(congestion)現象。此一過高的電子元件密度將會導致壅塞區域20中之各電子元件間的繞線變得相當因難，這將會使得邏輯電路佈局1難以通過設計規則檢查。
因此，本發明之主要範疇在於提供一種防止壅塞配置裝置及防止壅塞方法，以解決上述問題。
根據本發明之第一具體實施例為一種防止壅塞配置裝置。該防止壅塞配置裝置係應用於一邏輯電路佈局(logic circuit layout)。該邏輯電路佈局包含(N-K)個第一輸入端、K個第二輸入端、2K 個邏輯電路及M個輸出端，其中，M與N均為大於1之正整數，K為正整數。
於此實施例中，該防止壅塞配置裝置包含有一重建模組及一合成模組。其中，該重建模組與該合成模組分別耦接至該邏輯電路佈局。該重建模組係用以於該邏輯電路佈局中加入一選擇單元，並於該2K 個邏輯電路中之每一個邏輯電路中分別加入(N-K)個緩衝器(buffer)。其中該選擇單元係耦接至該K個第二輸入端、該2K 個邏輯電路及該M個輸出端，該(N-K)個緩衝器係耦接至該(N-K)個第一輸入端。
於此實施例中，該合成模組係根據一不接觸(don’t touch)合成指令合成(synthesize)重建後之邏輯電路佈局。值得注意的是，於合成後之邏輯電路佈局中，該2K 個邏輯電路中之每一個邏輯電路均保持彼此獨立而不相互耦接、合併或化簡。也就是說，每一個邏輯電路之間並不會有任何的關連性。
根據本發明之第二具體實施例為一種防止壅塞配置方法。該防止壅塞配置方法係應用於一邏輯電路佈局中。該邏輯電路佈局包含N個輸入端、2K 個邏輯電路及M個輸出端，M與N均為大於1之正整數，K為正整數。
於此實施例中，該方法包含下列步驟：(a)檢查該邏輯電路佈局之階層結構(hierarchy configuration)；(b)分別於該2K 個邏輯電路中之每一個邏輯電路中加入(N-K)個緩衝器，其中該(N-K)個緩衝器係根據該N個輸入端中之(N-K)個第一輸入端所輸入之(N-K)個存取訊號進行資料之存取以產生M個資料訊號；(c)於該邏輯電路佈局中加入一選擇單元，其中該選擇單元係用以根據該N個輸入端中之K個第二輸入端所輸入之K個選擇訊號自該2K 個邏輯電路中選擇相對應之一邏輯電路並將該邏輯電路之該M個資料訊號輸出至該M個輸出端；(d)根據一不接觸(don’t touch)合成指令合成(synthesize)該邏輯電路佈局。
值得注意的是，於合成後的該邏輯電路佈局中，該2K 個邏輯電路中之每一個邏輯電路均保持彼此獨立而不相互耦接、合併或化簡。也就是說，每一個邏輯電路之間並不會有任何的關連性。
綜上所述，根據本發明之防止壅塞配置裝置及防止壅塞方法於暫存器傳輸級(Register Transfer Level,RTL)之階段透過加入緩衝器及選擇器之方式改變原本的邏輯電路佈局，並透過一不接觸合成指令合成該邏輯電路佈局，以確保合成後之邏輯電路佈局中的每一個邏輯電路均能保持彼此獨立而不會有任何的關連性。
藉此，於最後透過自動佈局繞線法實現合成後的邏輯電路佈局所得到的APR結果中，該邏輯電路佈局中難以繞線之壅塞區域將會大幅減少。因此，根據本發明之防止壅塞配置裝置及防止壅塞方法即可有效避免先前技術中邏輯電路佈局無法通過設計規則檢查之情形發生。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
本發明之主要目的在於提出一種防止壅塞配置裝置及防止壅塞方法。透過本發明之防止壅塞配置裝置及防止壅塞方法，能夠使得合成後之邏輯電路佈局中的每一個邏輯電路均能保持彼此獨立而不會相互耦接或合併，以確保於該合成後之邏輯電路佈局之APR結果中，邏輯電路佈局內難以繞線之壅塞區域將會大幅減少，並且該邏輯電路佈局仍能通過時間限制(time constraint)等設計規則檢查。
根據本發明之第一具體實施例為一種防止壅塞配置裝置。於此實施例中，該防止壅塞配置裝置係應用於一邏輯電路佈局(logic circuit layout)。該邏輯電路佈局包含有(N-K)個第一輸入端、K個第二輸入端、2K 個邏輯電路及M個輸出端，其中，M與N均為大於1之正整數，K為正整數。實際上，該邏輯電路佈局可包含查找表(look-up table)，例如應用於唯言賣記憶體(Read-Only Memory,ROM)，但不以此為限。
請參照圖三(A)，圖三(A)係繪示該防止壅塞配置裝置之功能方塊圖。如圖三(A)所示，防止壅塞配置裝置3包含控制模組30、檢查模組32、重建模組34、合成模組36及自動佈局繞線模組38。其中，控制模組30係分別耦接至檢查模組32、重建模組34、合成模組36及自動佈局繞線模組38。接下來，將分別就防止壅塞配置裝置3所包含之各模組及其具有之功能進行詳細之介紹。
於此實施例中，防止壅塞配置裝置3之控制模組30係用以傳送控制指令至檢查模組32、重建模組34、合成模組36及自動佈局繞線模組38，亦即控制模組30之主要功用在於控制檢查模組32、重建模組34、合成模組36及自動佈局繞線模組38對於進行該邏輯電路佈局進行不同的處理程序。
首先，當檢查模組32接收到控制模組30所下達的檢查指令後，檢查模組32將會就該邏輯電路佈局之階層結構(hierarchy configuration)進行檢查，以得知該邏輯電路佈局目前的階層結構為何並回報給控制模組30。
接著，當控制模組30決定要對該邏輯電路佈局進行重建(restructure)的動作時，控制模組30將會產生一重建指令並將該重建指令傳送至重建模組34。當重建模組34接收到該重建指令後，重建模組34即會於該邏輯電路佈局中加入一選擇單元，以使得該選擇單元能夠耦接至該K個第二輸入端、該2K 個邏輯電路及該M個輸出端。實際上，該選擇單元可以是一多工器，但不以此為限。
除了加入該選擇單元之外，重建模組34亦會於該2K 個邏輯電路中之每一個邏輯電路中分別加入(N-K)個緩衝器(buffer)，以使得該(N-K)個緩衝器能夠耦接至該(N-K)個第一輸入端。值得注意的是，於此實施例中，(N-K)之值係小於或等於12，但不以此為限。
接下來，當合成模組36接收到控制模組30所傳送過來的一合成指令後，合成模組36將會根據該合成指令將已經過重建模組34重建後之該邏輯電路佈局由原本的暫存器傳輸級(Register Transfer Level,RTL)合成至邏輯閘級(gate level)。關於合成後的邏輯電路佈局之示意圖，請參照圖三(B)中的邏輯電路佈局4。
如圖三(B)所示，於合成後的邏輯電路佈局4中，每一個邏輯電路均可以根據該(N-K)個第一輸入端所輸入之(N-K)個存取訊號進行資料之存取以產生M個資料訊號。至於該選擇單元則可以根據該K個第二輸入端所輸入之K個選擇訊號自該2K 個邏輯電路中選擇相對應之一邏輯電路並將該邏輯電路之該M個資料訊號輸出至該M個輸出端。
值得注意的是，該合成指令並非一般的合成指令，而是經過修改後的「不接觸(don’t touch)合成指令」。請參照圖四(A)至圖四(C)，圖四(A)係繪示一般的暫存器傳輸級程式碼(RTL code)之一範例；圖四(B)係繪示修改後之暫存器傳輸級程式碼之一範例(K=5)；圖四(C)係繪示修改後之「不接觸合成指令」的程式碼敘述之一範例。圖四(B)與圖四(C)中之粗體字的部分即為主要加入的程式碼，藉以下達增加緩衝器及不接觸之指令。實際上，修改後之程式碼的敘述方式不只一種，仍有其他不同的可能性，故並不以圖四(A)至圖四(C)所示為限。
請參照圖五，圖五係繪示圖三(B)之合成後的邏輯電路佈局4運作情形之示意圖。如圖五所示，於邏輯電路佈局4中，N個輸入端A0 ~An-1 包含(N-K)個第一輸入端A0 ~An-k-1 以及K個第二輸入端An-k ~An-1 。其中N為大於1之正整數，K為正整數。由於2K 個邏輯電路中之每一個邏輯電路均加入了分別耦接至(N-K)個第一輸入端A0 ~An-k-1 的(N-K)個緩衝器，所以邏輯電路佈局4所包含的緩衝器數目總共是(N-K)*2K 個。每一個邏輯電路均可以透過其(N-K)個緩衝器接收該(N-K)個第一輸入端所輸入之存取訊號並根據存取訊號進行資料之存取以產生M個資料訊號。
於邏輯電路佈局4中，由於該2K 個邏輯電路中之每一個邏輯電路均包含M個邏輯電路輸出端d0 ~dm-1 ，而這些輸出端均耦接至一選擇單元，並且該選擇單元亦耦接至K個第二輸入端An-k ~An-1 ，故該選擇單元將會根據該K個第二輸入端An-k ~An-1 所輸入之選擇訊號自該2K 個邏輯電路中選擇相對應之一邏輯電路並接收該邏輯電路之M個邏輯電路輸出端d0 ~dm-1 所輸出的資料訊號。接著，該選擇單元再將資料訊號傳送至邏輯電路佈局4之M個輸出端D0 ~Dm-1 。
於此實施例中，由於(N-K)之值小於或等於12，也就是說，邏輯電路佈局4之第一輸入端的數目被限制在小於或等於12之範圍內。舉例而言，若邏輯電路佈局4之輸入端的總數目N為15個，且其中第一輸入端的數目(N-K)為10個，則作為輸入選擇訊號的第二輸入端的數目K即為5個，亦即選擇單元係用以接收5個第二輸入端所輸入之選擇訊號。然而，假設輸入端的總數目N為25個，且其中第一輸入端的數目(N-K)為10個，則作為輸入選擇訊號的第二輸入端的數目K將會是15個，亦即選擇單元必須接收15個第二輸入端所輸入之選擇訊號，這將會造成選擇單元之負擔過重。
為了改善此一現象，本發明提出二階(two-order)選擇之方式。請參照圖六及圖七，圖六及圖七分別繪示透過不同的方式進行二階(two-order)選擇之示意圖，其中圖六係透過階層式(hierarchical)的方式進行二階選擇之程序；圖七則透過平板式(flattened)的方式進行二階選擇之程序。
如圖六所示，邏輯電路佈局5包含有N個輸入端，其中的(N-Ka -Kb )個輸入端為第一輸入端，另外的(Ka +Kb )個輸入端則為第二輸入端。N為大於2的正整數，Ka 及Kb 為正整數。邏輯電路佈局5包含有2Kb 個邏輯電路，而該2Kb 個邏輯電路中之每一個邏輯電路又包含2Ka 個子邏輯電路及一個第一選擇器。
在(Ka +Kb )個第二輸入端之中，Ka 個第二輸入端係耦接至每一個邏輯電路的第一選擇器，用以傳輸第一選擇訊號至第一選擇器；Kb 個第二輸入端係耦接至第二選擇器，用以傳輸第二選擇訊號至第二選擇器。也就是說，第一選擇器只需負責每一個邏輯電路中之2Ka 個子邏輯電路的選擇程序，而第二選擇器亦僅需負責每一個第一選擇器之選擇程序即可。透過此一兩階層的運作模式，總共需要(2Kb +1)個選擇器，然而，每個選擇器之負擔將會較原來只有一個選擇器時來得小，除了可避免選擇器負擔過重，亦可提升其整體的工作效率。
如圖七所示，邏輯電路佈局6包含有N個輸入端，其中的(N-Ka -Kb )個輸入端為第一輸入端，另外的(Ka 十Kb )個輸入端則為第二輸入端。N為大於2的正整數，Ka 及Kb 為正整數。邏輯電路佈局6總共包含有2Ka+Kb 個邏輯電路，而該2Ka+Kb 個邏輯電路中之每2Ka 個邏輯電路耦接至2Kb 個第一選擇器m1 ~m2 Kb 中之一第一選擇器。也就是說，每個第一選擇器只需負責2Ka 個邏輯電路之選擇程序，而第二選擇器亦僅需負責每一個第一選擇器之選擇程序即可。透過此一運作模式，總共亦需要(2Kb +1)個選擇器，但可有效地減輕每個選擇器之負擔。
根據本發明之第二具體實施例為一種防止壅塞配置方法。於此實施例中，該防止壅塞配置方法係應用於一邏輯電路佈局中。該邏輯電路佈局包含N個輸入端、2K 個邏輯電路及M個輸出端，M與N均為大於1之正整數，K為正整數。實際上，該邏輯電路佈局可包含查找表，但不以此為限。請參照圖八，圖八係繪示該防止壅塞配置方法之流程圖。
如圖八所示，首先，該方法執行步驟S10，檢查該邏輯電路佈局之階層結構(hierarchy configuration)。接著，該方法執行步驟S11，分別於該2K 個邏輯電路中之每一個邏輯電路中加入(N-K)個緩衝器。於此實施例中，該(N-K)個緩衝器係根據該N個輸入端中之(N-K)個第一輸入端所輸入之(N-K)個存取訊號進行資料之存取以產生M個資料訊號。一般而言，(N-K)之值係小於或等於12，但不以此為限。
然後，該方法執行步驟S12，於該邏輯電路佈局中加入一選擇單元。實際上，該選擇單元可以是一多工器，但不以此為限。於此實施例中，該選擇單元係用以根據該N個輸入端中之K個第二輸入端所輸入之K個選擇訊號自該2K 個邏輯電路中選擇相對應之一邏輯電路並將該邏輯電路之該M個資料訊號輸出至該M個輸出端。
接著，該方法執行步驟S13，根據一不接觸合成指令合成該邏輯電路佈局。實際上，於步驟S13，該邏輯電路佈局係由原本的暫存器傳輸級(Register Transfer Level,RTL)合成至邏輯閘級(gate level)。值得注意的是，於合成後的該邏輯電路佈局中，該2K 個邏輯電路中之每一個邏輯電路均保持彼此獨立而不相互耦接、合併或化簡，亦即每一個邏輯電路之間並不會有任何的關連性。最後，該方法執行步驟S14，透過自動佈局繞線法實現合成後的該邏輯電路佈局。至於防止壅塞配置方法之詳細運作情形可參照前述第一具體實施例之相關說明及圖示，在此不另行贅述。
綜上所述，根據本發明之防止壅塞配置裝置及防止壅塞方法於暫存器傳輸級(Register Transfer Level,RTL)之階段透過加入緩衝器及選擇器之方式改變原本的邏輯電路佈局，並透過不接觸合成指令合成該邏輯電路佈局，以確保合成後之邏輯電路佈局中的每一個邏輯電路均能保持彼此獨立而不會相互耦接或合併。
藉此，於最後透過自動佈局繞線法實現合成後的邏輯電路佈局所得到的APR結果中，該邏輯電路佈局中難以繞線之壅塞區域將會大幅減少。因此，根據本發明之防止壅塞配置裝置及防止壅塞方法即可有效避免先前技術中邏輯電路佈局難以通過設計規則檢查之情形發生。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
S10~S14．．．流程步驟
1、4~6．．．邏輯電路佈局
20．．．壅塞區域
2．．．APR結果
3．．．防止壅塞配置裝置
30．．．控制模組
32．．．檢查模組
34．．．重建模組
36．．．合成模組
38．．．自動佈局繞線(APR)模組
A0 ~An-k-1 ．．．第一輸入端
An-k ~An-1 ．．．第二輸入端
d0 ~dm-1 ．．．邏輯電路輸出端
D0 ~Dm-1 ．．．輸出端
m1 ~m2 Kb ．．．第一選擇器
a0 ~an-k-1 ．．．緩衝器
圖一係繪示傳統的邏輯電路佈局之閘極級(gate level)示意圖。
圖二係繪示圖一中之邏輯電路佈局之APR結果的示意圖。
圖三(A)係繪示根據本發明之第一具體實施例之防止壅塞配置裝置的功能方塊圖。
圖三(B)係繪示應用本發明之防止壅塞配置裝置的邏輯電路佈局之閘極級(gate level)示意圖。
圖四(A)係繪示一般的暫存器傳輸級程式碼(RTL code)之一範例。
圖四(B)係繪示修改後之暫存器傳輸級程式碼之一範例(K=5)。
圖四(C)係繪示修改後之不接觸(don’t touch)合成指令的程式碼敘述之一範例。
圖五係繪示圖三(B)之合成後的邏輯電路佈局之運作情形的示意圖。
圖六及圖七係分別繪示透過不同方式進行二階(two-order)選擇程序之示意圖。
圖八係繪示根據本發明之第二具體實施例之防止壅塞配置方法的流程圖。
S10~S14．．．流程步驟

Claims (20)

  1. 一種防止壅塞配置方法，應用於一邏輯電路佈局中，該邏輯電路佈局包含N個輸入端、2K 個邏輯電路及M個輸出端，M與N均為大於1之正整數，K為正整數，該方法包含下列步驟：(a)檢查該邏輯電路佈局之階層結構(hierarchy configuration)；(b)分別於該2K 個邏輯電路中之每一個邏輯電路內加入(N-K)個緩衝器；(c)於該邏輯電路佈局中加入一選擇單元；以及(d)根據一預設不接觸(don’t touch)合成指令合成(synthesize)該邏輯電路佈局。
  2. 如申請專利範圍第1項所述之防止壅塞配置方法，其中該(N-K)個緩衝器係根據該N個輸入端中之(N-K)個第一輸入端所輸入之(N-K)個存取訊號進行資料之存取以產生M個資料訊號。
  3. 如申請專利範圍第2項所述之防止壅塞配置方法，其中該選擇單元係用以根據該N個輸入端中之K個第二輸入端所輸入之K個選擇訊號自該2K 個邏輯電路中選擇相對應之一邏輯電路並將該邏輯電路之該M個資料訊號輸出至該M個輸出端。
  4. 如申請專利範圍第1項所述之防止壅塞配置方法，其中該選擇單元為一多工器。
  5. 如申請專利範圍第1項所述之防止壅塞配置方法，其中於合成後的該邏輯電路佈局中，該2K 個邏輯電路中之每一個邏輯電路均保持彼此獨立而不相互耦接、合併或化簡。
  6. 如申請專利範圍第1項所述之防止壅塞配置方法，進一步包含下列步驟：(e)透過自動佈局繞線法(Automatic Placement and Routing,APR)實現合成後的該邏輯電路佈局。
  7. 如申請專利範圍第1項所述之防止壅塞配置方法，其中(N-K)之值係小於或等於12。
  8. 如申請專利範圍第1項所述之防止壅塞配置方法，其中於步驟(d)中，該邏輯電路佈局係由原本的暫存器傳輸級(Register Transfer Level,RTL)合成至邏輯閘級(gate level)。
  9. 如申請專利範圍第1項所述之防止壅塞配置方法，其中該邏輯電路佈局包含一查找表(look-up table)。
  10. 一種防止壅塞配置裝置，應用於一邏輯電路佈局(logic circuit layout)，該邏輯電路佈局包含(N-K)個第一輸入端、K個第二輸入端、2K 個邏輯電路及M個輸出端，M與N均為大於1之正整數，K為正整數，該防止壅塞配置裝置包含：一重建模組(restructuring module)，耦接至該邏輯電路佈局，用以於該邏輯電路佈局中加入一選擇單元並於該2K 個邏輯電路中之每一個邏輯電路內分別加入(N-K)個緩衝器，其中該選擇單元係耦接至該K個第二輸入端、該2K 個邏輯電路及該M個輸出端，該(N-K)個緩衝器係耦接至該(N-K)個第一輸入端；以及一合成模組，耦接至該邏輯電路佈局，該合成模組根據一預設不接觸合成指令合成重建後之該邏輯電路佈局。
  11. 如申請專利範圍第10項所述之防止壅塞配置裝置，其中該選擇單元為一多工器。
  12. 如申請專利範圍第10項所述之防止壅塞配置裝置，其中於合成後之該邏輯電路佈局中，該2K 個邏輯電路中之每一個邏輯電路均保持彼此獨立而不相互耦接、合併或化簡。
  13. 如申請專利範圍第10項所述之防止壅塞配置裝置，進一步包含：一自動佈局繞線模組，耦接至該邏輯電路佈局，用以透過自動佈局繞線法實現合成後的該邏輯電路佈局。
  14. 如申請專利範圍第10項所述之防止壅塞配置裝置，其中(N-K)之值係小於或等於12。
  15. 如申請專利範圍第10項所述之防止壅塞配置裝置，其中該合成模組係將合成後之該邏輯電路佈局由原本的暫存器傳輸級(Register Transfer Level,RTL)合成至邏輯閘級(gate level)。
  16. 如申請專利範圍第10項所述之防止壅塞配置裝置，其中該邏輯電路佈局包含一查找表。
  17. 如申請專利範圍第10項所述之防止壅塞配置裝置，其中該邏輯電路根據該(N-K)個第一輸入端所輸入之(N-K)個存取訊號進行資料之存取以產生M個資料訊號。
  18. 如申請專利範圍第17項所述之防止壅塞配置裝置，其中該選擇單元根據該K個第二輸入端所輸入之K個選擇訊號自該2K 個邏輯電路中選擇相對應之一邏輯電路並將該邏輯電路所輸出之該M個資料訊號傳送至該M個輸出端。
  19. 如申請專利範圍第10項所述之防止壅塞配置裝置，進一步包含：一檢查模組，用以檢查該邏輯電路佈局之階層結構。
  20. 如申請專利範圍第10項所述之防止壅塞配置裝置，其中該選擇單元包含：複數個第一選擇器，耦接至該2K 個邏輯電路，用以接收該2K 個邏輯電路所輸入之資料訊號；以及一第二選擇器，耦接至該複數個第一選擇器、該K個第二輸入端及該M個輸出端，用以根據該K個第二輸入端所輸入之K個選擇訊號自該複數個第一選擇器中選擇相對應之一第一選擇器並將該第一選擇器所傳送之資料訊號輸出至該M個輸出端。
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