JP2002134621A

JP2002134621A - マスクデータ合成方法、マスクデータ検証方法及び半導体集積装置

Info

Publication number: JP2002134621A
Application number: JP2000329927A
Authority: JP
Inventors: Fumiko Konuma; 扶美子小沼
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-10-30
Filing date: 2000-10-30
Publication date: 2002-05-10

Abstract

(57)【要約】【課題】複数のマクロブロックのマスクデータが合成
されたマスクデータについて互いの接続端子のチェック
が不要なマスクデータ合成方法、マスクデータ検証方法
及びこれらを用いた半導体集積装置を提供する。【解決手段】チップ１０のハードマクロ配置領域４０
の内縁部に設けられたＧ／Ａインタフェースセル領域５
０と、ハードマクロ配置領域４０にシュリンクして配置
されるハードマクロの周辺部に設けられたハードマクロ
ＩＦセル領域８０とに、ハードマクロの接続端子に対応
して設けられたＩＦセルを同などの形状の所与の配線層
により構成された接続パッドで構成し、Ｇ／Ａインタフ
ェースセル領域５０の接続パッドと、ハードマクロ配置
領域４０の接続パッドとが互いにオーバラップするよう
に配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のマクロブロ
ックを含むマスクデータを合成するためのマスクデータ
合成方法、マスクデータ検証方法及びこれらを用いて製
造された半導体集積装置に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】近年、消
費者のニーズに最適な製品を提供するため、製品に搭載
するシステム大規模集積回路（Large Scale Integratio
n：以下、ＬＳＩと略す。）の生産の多品種化及び少量
化が進んでいる。このためＬＳＩメーカは、ユーザが要
求する機能を実現するＬＳＩチップをできるだけ早く市
場に投入する必要に迫られている。

【０００３】この場合、ＬＳＩメーカは、電子回路の機
能ブロックであるＩＰ（Intellectual Property）を利
用してシステムＬＳＩを設計することが多くなってい
る。すなわち、ＬＳＩメーカは、機能ブロックごとに提
供されるデータを合成して、ＬＳＩチップ全体のデータ
を作成する。

【０００４】提供されるデータは、開発フェーズによっ
て回路図データやレイアウトデータなどの種々のデータ
がある。例えば、合成される機能ブロックがレイアウト
データとして提供される場合、互いに隣接して配置され
るレイアウトデータの境界に、入出力される信号名や配
置される位置情報などを有する端子情報を設ける。そし
て、当該端子情報を有する機能ブロック単位のレイアウ
トデータ同士を合成し、チップ全体のレイアウトデータ
として、マスクデータを作成する。

【０００５】一般的に、提供される機能ブロックが複雑
化・高度化すると、いわゆる下地から配線層までの配置
配線が行われたハードマクロとして、レイアウトデータ
が提供される。このようなハードマクロは、ゲートアレ
イで実現された付加回路と共に集積することによって、
ユーザが必要とする機能を備えるシステムＬＳＩを短期
間で提供することができる。また、ＬＳＩメーカは、ハ
ードマクロ部の複雑な機能の検証、クリティカルパスの
検証を行うことなく、設計通りの複雑な機能を高速で実
現する機能ブロックを得ることができる。

【０００６】またＬＳＩメーカでは、提供されたハード
マクロに対してシュリンクを行うことによって、チップ
サイズの縮小化を図る場合もある。この場合、ハードマ
クロが設計されたデザインルールと、付加回路を実現す
るゲートアレイの設計環境におけるデザインルールが相
違するため、互いのデザインルールの整合を図る必要が
生ずる。また、配置される層の構成も異なるため、これ
らの整合を図る必要もある。

【０００７】ここで、デザインルールとは、例えばレイ
アウト配置に関する設計基準を意味する。

【０００８】通常、ＬＳＩメーカでは、検証工数を考慮
して、機能面、特性面で既に最適化されているハードマ
クロ部分の設計変更を行わない。このような場合には、
ハードマクロのレイアウトデータと、ゲートアレイのレ
イアウトデータを、それぞれ別個にＥＢデータ変換を行
ってマスクデータを作成し、これらマスクデータ同士を
合成して、１チップのマスクデータとすることが行われ
る。

【０００９】しかしながら、ハードマクロ部分、ゲート
アレイ部分それぞれ単体で、エディタ画面などでマスク
データが問題なかったと判断された場合であっても、ハ
ードマクロのシュリンクを行ってＥＢデータ変換を行う
と、マスクに描画されるスポットサイズに依存したデー
タの丸め込みが発生する。したがって、ＥＢデータ変換
後のマスクデータをエディタ画面などでチェックする
と、シュリンク後の配線がＥＢデータ変換単位としての
グリッドにのっていないという事態が発生する。

【００１０】すなわち、マスクデータ単体では問題なか
ったとしても、ハードマクロ部分とゲートアレイ部分の
合成後のマスクデータにはスリットが生じ、不具合の原
因となる場合があることを意味する。そのため、ハード
マクロをシュリンクする場合、ＥＢデータ変換して合成
した後のマスクデータについては、全ての端子について
黙視でチェックする必要があり、検証工数の増大を招い
ていた。

【００１１】本発明は以上のような技術的課題に鑑みて
なされたものであり、その目的とするところは、例えば
シュリンクされたマクロブロックを含む複数のマクロブ
ロックのマスクデータが合成されたマスクデータについ
て各マクロブロック間の接続端子のチェックが不要なマ
スクデータ合成方法、マスクデータ検証方法及びこれら
を用いた半導体集積装置を提供することにある。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に本発明は、複数のマクロブロックのマスクデータを合
成するためのマスクデータ合成方法であって、同一の所
与の層を含むインタフェースセルを有する第１及び第２
のマクロブロックを、前記所与の層が互いにオーバラッ
プするように配置し、前記配置された状態の前記第１及
び第２のマクロブロックの第１及び第２のマスクデータ
からマスクデータを生成することを特徴とする。

【００１３】ここで、マクロブロックとは、論理機能を
構成する回路の単位をいう。

【００１４】本発明によれば各マクロブロックに、同一
の所与の層を含むインタフェースセルを設け、インタフ
ェースセルの当該層が互いにオーバラップするように配
置した状態で、各マクロブロックのマスクデータを合成
するようにした。これにより、マクロブロック間の接続
はインタフェースセル同士の配置により保証されるた
め、マクロブロック間の接続状態を黙視でチェックする
必要がなくなり、設計工数を大幅に削減することができ
るようになる。

【００１５】また本発明に係るマスクデータ合成方法
は、前記第１及び第２のマクロブロックの第１及び第２
のインタフェースセルは、前記所与の層がほぼ同一の形
状をなし、ほぼ同一の位置に配置されることを特徴とす
る。

【００１６】本発明によれば、第１及び第２のインタフ
ェースセルに含まれる所与の層をほぼ同一の形状をし、
かつほぼ同一の位置に配置するようにしたので、他方の
マクロブロックの対応するインタフェースセル以外の他
の部分と電気的に接続されないことが保証され、かつマ
クロブロック間の接続のためのインタフェースセル領域
のサイズの縮小化をも図ることが可能となる。

【００１７】また本発明に係るマスクデータ合成方法
は、前記第１及び第２のマスクデータのうち少なくとも
１つは、シュリンクされたハードマクロのマスクデータ
であることを特徴とする。

【００１８】ここでハードマクロとは、いわゆる下地か
ら上層の配線層までの各層で配置配線が行われており、
構成する各回路の接続関係、各回路を接続する配線及び
その配置が固定化された回路の構成単位をいう。

【００１９】本発明によれば、合成されるマクロブロッ
クのマスクデータのうち少なくとも１つをシュリンクさ
れたハードマクロのマスクデータを用いて、マスクの描
画スポットサイズに依存して丸め込みが発生した場合で
あっても、両マクロブロック間の接続にいわゆるスリッ
トが生じすることがない。しかも、各マクロブロックに
設けられたインタフェースセルの所与の層が互いにオー
バラップするように配置されるため、マクロブロック間
の接続が保証され、両マクロブロック間の接続関係を黙
視チェックする必要がなくなる。これは、システムＬＳ
Ｉ設計においてマクロブロックを容易に用いることがで
きるようになり、システムＬＳＩのチップサイズの縮小
化をも実現することができることにもなり、チップの低
コスト化に大きく貢献することができる。

【００２０】また本発明に係るマスクデータ合成方法
は、第２のマスクデータの第２のインタフェースセルが
第１のマスクデータの第１のインタフェースセルにオー
バラップする方向の長さは、ＥＢデータ変換単位として
定義されるグリッド数が３以上であることを特徴とす
る。

【００２１】本発明によれば、互いに隣接して配置され
る両方のマクロブロックがシュリンクなどによってマス
ク描画のスポットサイズに依存したデータの丸め込みが
あった場合であっても、互いに１グリッドだけ丸め込み
が行われるため、少なくとも残り１グリッドは必ずオー
バラップされた状態が維持されることになる。したがっ
て、スリットの発生の可能性を全くなくすことで、信頼
性の高いシステムＬＳＩ設計を行うことができる。

【００２２】また本発明は、複数のマクロブロックのマ
スクデータを合成したマスクデータ検証方法であって、
所与の層を含むインタフェースセルを有する第１のマク
ロブロックの第１のマスクデータが、前記第１のマクロ
ブロックにおける第１のデザインルールを満たすか否か
を検証し、前記所与の層を含むインタフェースセルを有
する第２のマクロブロックの第２のマスクデータが前記
第２のマクロブロックにおける第２のデザインルールを
満たすか否かを検証し、前記第２のマクロブロックのイ
ンタフェースセルと前記第１のマクロブロックのインタ
フェースとを互いにインタフェースセルの前記所与の層
がオーバラップするように配置することによって、前記
第１及び第２のマスクデータを合成したマスクデータの
検証を省略することを特徴とする。

【００２３】本発明によれば、各マクロブロックに、同
一の所与の層を含むインタフェースセルを設け、インタ
フェースセルの当該層が互いにオーバラップするように
配置した状態で、各マクロブロックのマスクデータを合
成するようにして、合成後はインタフェースセルの層を
オーバラップして配置してマクロブロック間の接続を保
証したので、各マクロブロックレベルで、各マクロブロ
ックが設計されたデザインルールを満足しているか否か
を検証するだけで、合成後のマスクデータの検証を省略
することができる。これにより、設計品質を大幅に向上
させることができると共に、設計工数を削減することが
できるようになる。

【００２４】また本発明に係るマスクデータ検証方法
は、前記第１及び第２のマスクデータが有する第１及び
第２のインタフェースセルは、前記所与の層がほぼ同一
の形状をなし、ほぼ同一の位置に配置されることを特徴
とする。

【００２５】本発明によれば、第１及び第２のインタフ
ェースセルに含まれる所与の層をほぼ同一の形状をし、
かつほぼ同一の位置に配置するようにしたので、他方の
マクロブロックの対応するインタフェースセル以外の他
の部分と電気的に接続されないことが保証され、マスク
データの合成を容易化すると共に、合成後のマスクデー
タの検証を不要として、検証工数を大幅に削減すること
ができる。

【００２６】また本発明に係るマスクデータ検証方法
は、前記第１及び第２のマスクデータのうち少なくとも
１つは、シュリンクされたハードマクロのマスクデータ
であることを特徴とする。

【００２７】本発明によれば、合成されるマクロブロッ
クのマスクデータのうち少なくとも１つをシュリンクさ
れたハードマクロのマスクデータを用いて、マスクの描
画スポットサイズに依存して丸め込みが発生した場合で
あっても、両マクロブロック間の接続にいわゆるスリッ
トが生じすることがない。しかも、各マクロブロックに
設けられたインタフェースセルの所与の層が互いにオー
バラップするように配置されるため、マクロブロック間
の接続が保証され、両マクロブロック間の接続関係を黙
視チェックする必要がなくなる。

【００２８】また本発明に係るマスクデータ検証方法
は、第２のマスクデータの第２のインタフェースセルが
第１のマスクデータの第１のインタフェースセルにオー
バラップする方向の長さは、ＥＢデータ変換単位として
定義されるグリッド数が３以上であることを特徴とす
る。

【００２９】本発明によれば、互いに隣接して配置され
る両方のマクロブロックがシュリンクなどによってマス
ク描画のスポットサイズに依存したデータの丸め込みが
あった場合であっても、互いに１グリッドだけ丸め込み
が行われるため、少なくとも残り１グリッドは必ずオー
バラップされた状態が維持されることになり、検証工数
の削減と設計期間の短縮化と両立させることができる。

【００３０】また本発明は、複数のマクロブロックのマ
スクデータを合成したマスクデータに基づいて製造され
た半導体集積装置であって、同一の所与の層を含むイン
タフェースセルを有する第１及び第２のマクロブロック
を前記所与の層が互いにオーバラップするように配置し
て、前記第１及び第２のマクロブロックの第１及び第２
のマスクデータを合成したマスクデータに基づいて製造
されたことを特徴とする。

【００３１】本発明によれば各マクロブロックに、同一
の所与の層を含むインタフェースセルを設け、インタフ
ェースセルの当該層が互いにオーバラップするように配
置した状態で、各マクロブロックのマスクデータを合成
するようにしたので、マクロブロック間の接続状態を黙
視でチェックする必要がなくなり、設計工数の削減に伴
う低コスト化を実現した半導体集積装置を提供すること
ができる。

【００３２】また本発明に係る半導体集積装置は、前記
第１及び第２のマスクデータが有する第１及び第２のイ
ンタフェースセルは、前記所与の層がほぼ同一の形状を
なし、ほぼ同一の位置に配置されることを特徴とする。

【００３３】本発明によれば、第１及び第２のインタフ
ェースセルに含まれる所与の層をほぼ同一の形状をし、
かつほぼ同一の位置に配置するようにしたので、他方の
マクロブロックの対応するインタフェースセル以外の他
の部分と電気的に接続されないことが保証され、かつマ
クロブロック間の接続のためのインタフェースセル領域
のサイズの縮小化をも図り、高信頼性かつ低コスト化を
実現する半導体集積装置を提供することができる。

【００３４】また本発明に係る半導体集積装置は、前記
第１及び第２のマスクデータのうち少なくとも１つは、
シュリンクされたハードマクロのマスクデータであるこ
とを特徴とする。

【００３５】本発明によれば、合成されるマクロブロッ
クのマスクデータのうち少なくとも１つをシュリンクさ
れたハードマクロのマスクデータを用いて、マスクの描
画スポットサイズに依存して丸め込みが発生した場合で
あっても、両マクロブロック間の接続にいわゆるスリッ
トが生じすることがない。しかも、各マクロブロックに
設けられたインタフェースセルの所与の層が互いにオー
バラップするように配置されるため、マクロブロック間
の接続が保証され、両マクロブロック間の接続関係を黙
視チェックする必要がなくなる。したがって、設計期間
を短縮して、ユーザのニーズに最適で、かつチップサイ
ズの縮小化に伴う低コスト化を実現した半導体集積装置
を提供することができる。

【００３６】また本発明に係る半導体集積装置は、第２
のマスクデータの第２のインタフェースセルが第１のマ
スクデータの第１のインタフェースセルにオーバラップ
する方向の長さは、ＥＢデータ変換単位として定義され
るグリッド数が３以上であることを特徴とする。

【００３７】本発明によれば、互いに隣接して配置され
る両方のマクロブロックがシュリンクなどによってマス
ク描画のスポットサイズに依存したデータの丸め込みが
あった場合であっても、互いに１グリッドだけ丸め込み
が行われるため、少なくとも残り１グリッドは必ずオー
バラップされた状態が維持されることになり、検証工数
の削減と設計期間の短縮化とを実現できる半導体集積装
置を提供することができる。

【００３８】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて詳細に説明する。

【００３９】１．本実施形態の半導体集積装置本実施形態における半導体集積装置は、ゲートアレイ
（Gate Array：以下、Ｇ／Ａと略す。）部と、ハードマ
クロ部という２つのマクロブロックを含む。ここで、マ
クロブロックとは、論理機能を構成する回路の単位をい
う。

【００４０】ハードマクロ部は、いわゆる下地から上層
の配線層までの各層で配置配線が行われており、構成す
る各回路の接続関係、各回路を接続する配線及びその配
置が固定化されたマクロブロックである。

【００４１】Ｇ／Ａ部は、予めアレイ状に配列した基本
セル同士を、ユーザが設計した仕様に応じて所与の配線
層により接続することで、所望の機能を有する回路を実
現するマクロブロックである。

【００４２】一般的に、ハードマクロ部はＣＰＵ（Cent
ral Processing Unit）などの高機能化された回路部を
含み、これに対するインタフェース（InterFace：以
下、ＩＦと略す。）機能や付加回路などを実現するＧ／
Ａと共に集積化することによって、ユーザのニーズに適
合したシステムＬＳＩを早期に開発することができる。

【００４３】本実施形態における半導体集積装置では、
このようなハードマクロ部がシュリンクされて配置さ
れ、互いに各マクロブロックのマスクデータを合成し
て、製造に必要なマスクデータが作成される。

【００４４】図１（Ａ）、（Ｂ）に、マスクデータ合成
前における各マクロブロックのチップイメージを示す。

【００４５】本実施形態における半導体集積装置は、上
述したようにＧ／Ａ部と、ハードマクロ部とを含む。こ
こでＧ／Ａ部は、半導体集積装置と外部回路との間の電
気的なＩＦ機能を有する入出力（Input/Output：以下、
Ｉ／Ｏと略す。）回路を含むＩ／Ｏセルが配置されるＩ
／Ｏセル領域を含むものとする。

【００４６】Ｇ／Ａ部は、図１（Ａ）に示すように、チ
ップ１０の周辺部に沿ってＩ／Ｏセルが配置されるＩ／
Ｏセル領域２０と、予めアレイ状に配列された基本セル
を含み互いの基本セル同士若しくはＩ／Ｏセル領域２０
のＩ／Ｏセルと所与の配線層で電気的に接続されるＧ／
Ａ領域３０とを含む。

【００４７】Ｉ／Ｏセル領域２０には、チップ１０の外
縁部に、各Ｉ／Ｏセルに対応して電極パッド１２が配列
される。

【００４８】Ｇ／Ａ領域３０は、配置されるハードマク
ロに対応した形状のハードマクロ配置領域４０を含む。

【００４９】ハードマクロ配置領域４０の内縁部には、
Ｇ／Ａインタフェースセル領域５０が配置される。

【００５０】Ｇ／Ａインタフェースセル領域５０には、
ハードマクロ配置領域４０に配置されるハードマクロと
電気的に接続するために、ハードマクロの接続端子それ
ぞれに対応して、ＩＦセルが配置される。

【００５１】ＩＦセルは、Ｇ／Ａ領域３０の基本セルと
接続された第１、第２の配線層による引き出し線と電気
的に接続された第２の配線層からなる接続パッドを含
む。ここで、第１の配線層と第２の配線層とは、互いに
同層の配線層であってもよい。

【００５２】図２に、Ｇ／Ａインタフェースセル領域５
０のレイアウト拡大イメージの一例を示す。

【００５３】ここでは、図１（Ａ）に示す破線部分１０
０のレイアウト拡大イメージを示す。このように、Ｇ／
Ａインタフェースセル領域５０には、ハードマクロの接
続端子それぞれに対応して、破線部分１００においてＩ
Ｆセル１１０₁〜１１０₅が配置される。

【００５４】ＩＦセル１１０₁〜１１０₅は、それぞれＧ
／Ａインタフェースセル領域５０の領域幅にわたって、
第２の配線層から構成された接続パッド１１２₁〜１１
２₅からなる。この接続パッド１１２₁〜１１２₅は、そ
れぞれ第２の配線層から構成された引き出しパッド及び
引き出し線１１４₁〜１１４₅と電気的に接続され、コン
タクト１１６₁〜１１６₅を介して第１の配線層から構成
された引き出し線１１８ ₁〜１１８₅と電気的に接続され
る。

【００５５】第１の配線層から構成される引き出し線１
１８₁〜１１８₅は、それぞれＧ／Ａ領域３０を構成する
いずれかの基本セルと電気的に接続される。

【００５６】図１に戻って説明を続ける。

【００５７】上述したようなＧ／Ａインタフェースセル
領域５０を含むハードマクロ配置領域４０に配置される
ハードマクロ部には、図１（Ｂ）に示すハードマクロ６
０が所与のシュリンク率にしたがって単純シュリンクが
行われた回路部が配置される。ここで、単純シュリンク
とは、アナログ回路部などの特定の回路部を除き、所与
のシュリンク率でそのまま形状をシュリンクすることを
いう。

【００５８】本実施形態における半導体集積装置におい
て集積化されるハードマクロ６０は、ハードマクロコア
領域７０と、ハードマクロＩＦセル領域８０とを含む。

【００５９】ハードマクロコア領域７０は、ハードマク
ロの高機能化を実現するトランジスタにより構成された
回路部領域であり、例えば演算回路やメモリ回路などを
含むＣＰＵが配置される。

【００６０】ハードマクロＩＦセル領域８０には、ハー
ドマクロコア領域７０を構成する各回路と図１（Ａ）に
示すＧ／Ａ領域の基本セルとを電気的に接続するため
に、ハードマクロの接続端子それぞれに対応してＩＦセ
ルが配置される。

【００６１】このＩＦセルは、ハードマクロコア領域７
０の各回路と接続された第２、第３の配線層による引き
出し線と電気的に接続された第２の配線層からなる接続
パッドを含む。ここで、第２の配線層と第３の配線層と
は、互いに同層の配線層であっても良い。要は、ハード
マクロＩＦセル領域８０に配置されるＩＦセルの接続パ
ッドを構成する配線層と、Ｇ／Ａインタフェースセル領
域５０に配置されるＩＦセルの接続パッドを構成する配
線層とが同一層の配線層であれば良い。

【００６２】また、ハードマクロＩＦセル領域８０に配
置されるＩＦセルの接続パッドと、Ｇ／Ａインタフェー
スセル領域５０に配置されるＩＦセルの接続パッドと
が、互いにほぼ同一の形状であることが望ましい。

【００６３】図３に、ハードマクロＩＦ領域８０のレイ
アウト拡大イメージの一例を示す。

【００６４】ここでは、図１（Ｂ）に示す破線部分１３
０のレイアウト拡大イメージを示す。このように、ハー
ドマクロＩＦセル領域８０には、ハードマクロの接続端
子それぞれに対応して、破線部分１３０においてＩＦセ
ル１４０₁〜１４０₅が配置される。

【００６５】ここで、ＩＦセル１４０₁〜１４０₅は、そ
れぞれ図２に示すＧ／Ａインタフェースセル領域６０の
ＩＦセル１１０₁〜１１０₅に対応している。

【００６６】ＩＦセル１４０₁〜１４０₅は、それぞれハ
ードマクロＩＦセル領域８０の領域幅にわたって、第２
の配線層から構成された接続パッド１４２₁〜１４２₅か
らなる。この接続パッド１４２₁〜１４２₅は、それぞれ
第２の配線層から構成された引き出しパッド及び引き出
し線１４４₁〜１４４₅と電気的に接続され、コンタクト
１４６₁〜１４６₅を介して第３の配線層から構成された
引き出し線１４８₁〜１４８₅と電気的に接続される。

【００６７】第３の配線層から構成される引き出し線１
４８₁〜１４８₅は、それぞれハードマクロコア領域７０
を構成するいずれかの回路と電気的に接続される。

【００６８】図４に、図１（Ａ）、（Ｂ）に示す２つの
マクロブロックの合成後のチップ全体のイメージを示
す。

【００６９】このように、図１（Ａ）に示すチップ１０
のハードマクロ配置領域４０には、図１（Ｂ）に示すハ
ードマクロ６０がシュリンクされて配置される。その
際、Ｇ／Ａインタフェースセル領域５０と、ハードマク
ロＩＦセル領域８０とが互いにオーバラップするように
配置される。この結果、Ｇ／Ａインタフェースセル領域
５０のＩＦセルの接続パッドと、ハードマクロＩＦセル
領域８０のＩＦセルの接続パッドとが、オーバラップす
るように配置される。両領域の接続パッドは互いに同一
の配線層により構成されているため、Ｇ／Ａ領域３０の
基本セルと、ハードマクロコア領域７０の回路とが電気
的に接続される。

【００７０】このような接続をさらに容易にするため、
Ｇ／Ａインタフェースセル領域５０と、シュリンク後の
ハードマクロＩＦセル領域８０とはほぼ同一の形状であ
ることが望ましい。また、Ｇ／Ａインタフェースセル領
域５０のＩＦセルの接続パッドと、シュリンク後のハー
ドマクロＩＦセル領域８０のＩＦセルの接続パッドとは
ほぼ同一の形状で、ほぼ同一の位置に配置されることが
さらに望ましい。

【００７１】図５に、図４の破線部分２００のレイアウ
ト拡大イメージの一例を示す。

【００７２】この破線部分２００は、チップ１０におい
て図１（Ａ）の破線部分１００とほぼ同一の位置を拡大
しているものとする。ただし、図２、図３と同一部分に
は同一符号を付し、適宜説明を省略する。

【００７３】すなわち、図１（Ｂ）に示すハードマクロ
６０がシュリンクされて配置された結果、Ｇ／Ａ部のＧ
／Ａインタフェースセル領域５０とハードマクロ部のハ
ードマクロＩＦセル領域８０とがオーバラップして配置
される。したがって、Ｇ／Ａインタフェースセル領域５
０のＩＦセルの接続パッド１１２₁〜１１２₅は、それぞ
れハードマクロＩＦセル領域８０のＩＦセルの接続パッ
ド１４２₁〜１１４₅とオーバラップするように配置され
る。

【００７４】両領域の接続パッドは互いに同一の配線層
により構成されているため、Ｇ／Ａ領域３０の基本セル
と、ハードマクロコア領域７０の回路とが電気的に接続
される。

【００７５】特に、Ｇ／Ａインタフェースセル領域５０
と、シュリンク後のハードマクロＩＦセル領域８０とは
ほぼ同一の形状とし、さらにＧ／Ａインタフェースセル
領域５０のＩＦセルの接続パッドと、シュリンク後のハ
ードマクロＩＦセル領域８０のＩＦセルの接続パッドと
はほぼ同一の形状として、ほぼ同一の位置に配置させる
ことによって、２つのマクロブロックの合成に伴う合成
後のマスクデータの検証を不要にすることができる。

【００７６】例えばＧ／Ａインタフェースセル領域５０
のＩＦセルの接続パッド１１２₂の形状が、対応するハ
ードマクロセルＩＦセル領域の接続パッド１４２₂の形
状と異なり、接続パッド１１２₂の形状を考慮しないと
きには、マクロブロックの合成後において、想定してい
ない隣の接続パッドに対応する接続パッド１４２₁、１
４２₃とオーバラップして配置される場合もある。

【００７７】しかしながら、Ｇ／Ａインタフェースセル
領域５０とハードマクロＩＦセル領域８０において対応
する接続パッド同士をほぼ同一の形状とすることによっ
て、上述したような隣接接続パッドとの接続の可能性を
なくすことができると共に、このようなマクロブロック
間の接続のためのＩＦセル領域のサイズの縮小化をも図
ることが可能となる。

【００７８】また、各マクロブロックのＩＦセルの接続
パッドについて、互いに他のＩＦセルの接続パッドとオ
ーバラップする方向の長さが、少なくともＥＢデータ変
換単位としてのグリッド数で、３グリッド以上あること
が望ましい。なお、これら接続パッドがオーバする方向
の長さの上限値は、接続パッドを伸ばして隣接して配置
されるマクロブロックの配線層と電気的に接続されない
範囲のグリッド数である。

【００７９】これにより、例えば互いに隣接して配置さ
れる両方のマクロブロックがシュリンクなどによってマ
スク描画のスポットサイズに依存したデータの丸め込み
があった場合であっても、互いに１グリッドだけ丸め込
みが行われるため、少なくとも残り１グリッドは必ずオ
ーバラップされた状態が維持されることになる。

【００８０】２．本実施形態におけるマスクデータの合成処理次に、上述した２つのマクロブロックのマスクデータの
合成処理の流れについて説明する。

【００８１】図６に、本実施形態における半導体集積装
置の製造に必要なマスクデータを作成する処理の流れを
示す。

【００８２】上述したように、本実施形態における半導
体集積装置は、Ｇ／Ａ部と、ハードマクロ部という２つ
のマクロブロックを含む。

【００８３】一般的に、ハードマクロ部が他のＬＳＩメ
ーカから提供されたものである場合、ハードマクロ部が
設計された設計環境におけるデザインルールは、Ｇ／Ａ
部におけるデザインルールとは異なる。さらにまた、こ
れらは配置される層の構成も異なる。

【００８４】そのため、デザインルールが異なるマクロ
ブロックのレイアウトデータを合成して、Ｇ／Ａの設計
環境における一連の設計ツール（レイアウトエディタな
ど）を用いることができない。そこで、本実施形態で
は、Ｇ／Ａ部とハードマクロ部とは、別個にＥＢデータ
変換を行い、その変換結果であるマスクデータ同士を合
成して、チップの製造に必要な１チップのマスクデータ
を生成する。

【００８５】まず、デザインルールの異なるマクロブロ
ックを含む１チップのマスクデータを生成するのに先立
って、Ｇ／Ａ部のレイアウトデータとハードマクロのレ
イアウトデータは、それぞれ個々のデザインルール上で
レイアウト検証され、それぞれのマクロブロックが設計
されたデザインルールを満たしている必要がある。

【００８６】そして、ユーザが要求する仕様に応じて、
Ｇ／Ａ領域３０の基本セル、Ｉ／Ｏセル領域２０のＩ／
Ｏセルが所与の配線層で接続されたＧ／Ａ部のレイアウ
トデータ３００について、図１（Ａ）に示すようにハー
ドマクロ配置領域４０の内縁部に、Ｇ／Ａインタフェー
スセル領域５０を設ける。Ｇ／Ａインタフェースセル領
域５０には、図２に示したＩＦセルを挿入し（レイアウ
トデータ変更３１０）、変更レイアウトデータ３２０を
生成する。

【００８７】変更レイアウトデータ３２０は、ＥＢデー
タ変換３３０により、Ｇ／Ａ部のＥＢデータ３４０に変
換される。

【００８８】ＥＢデータ変換３３０では、例えばデータ
フォーマットの変換を行うと共に、マスクの描画スポッ
トのサイズに依存してＥＢデータ変換単位としてのグリ
ッドの変換が行われ、マスクデータとしてのＥＢデータ
の合わせ込みが行われる。

【００８９】一方、図１（Ｂ）に示すハードマクロ部の
レイアウトデータ３５０は、そのままＥＢデータ変換３
６０により、ハードマクロ部のＥＢデータ３７０に変換
される。ここでは、ハードマクロ部のレイアウトデータ
３５０には、図３に示したようなＩＦセルが既に設けら
れているものとしている。

【００９０】ＥＢデータ変換３６０では、所与のシュリ
ンク率にしたがってサイジングが行われると共に、ハー
ドマクロ部が設計されたデザインルールとＧ／Ａ部が設
計されるデザインルールとの違いを吸収するための各層
におけるデータの合わせ込み処理が行われる。また、例
えばデータフォーマットの変換が行われると共に、マス
クの描画スポットのサイズに依存してＥＢデータ変換単
位としてのグリッドの変換が行われ、マスクデータとし
てのＥＢデータの合わせ込みが行われる。

【００９１】このようにして変換されたＧ／Ａ部のＥＢ
データ３４０と、ハードマクロ部のＥＢデータ３７０
は、ＥＢデータ合成３８０により、１チップのＥＢデー
タ３９０が生成される。

【００９２】このＥＢデータ３９０は、１チップのマス
クデータ４００として、上述したような本実施形態にお
ける半導体集積装置の製造に用いられる。

【００９３】このような本実施形態の半導体集積装置の
マスクデータの合成の効果を説明するために、図２で説
明したＩＦセルが設けられないＧ／Ａ部とハードマクロ
部のマスクデータを合成する場合の合成処理について述
べる。

【００９４】図７に、ＩＦセルが設けられないＧ／Ａ部
とハードマクロ部のマスクデータを合成する処理の流れ
を示す。

【００９５】ただし、図６と同一部分には同一符号を付
し、適宜説明を省略する。

【００９６】まず、ユーザが要求する仕様に応じて、Ｇ
／Ａ領域３０の基本セル、Ｉ／Ｏセル領域２０のＩ／Ｏ
セルが所与の配線層で接続されたＧ／Ａ部のレイアウト
データ３００について、ＥＢデータ変換３３０により、
Ｇ／Ａ部のＥＢデータ４１０に変換される。

【００９７】一方、図１（Ｂ）に示すハードマクロ部の
レイアウトデータ３５０は、そのままＥＢデータ変換３
６０により、ハードマクロ部のＥＢデータ３７０に変換
される。ここでは、ハードマクロ部のレイアウトデータ
３５０には、図３に示したようなＩＦセルが既に設けら
れているものとしている。

【００９８】このようにして変換されたＧ／Ａ部のＥＢ
データ４１０と、ハードマクロ部のＥＢデータ３７０
は、ＥＢデータ合成３８０が行われる。

【００９９】しかしながら、シュリンクを行ったハード
マクロ部では、シュリンクにより、マスクの描画スポッ
トに依存したグリッドの変換が行われ、データの丸め込
みが発生する。そのため、ハードマクロ部とＧ／Ａ部と
を接続する接続パッドの位置が、変換されたグリッド上
の位置に変更される場合がある。すなわち、シュリンク
により発生したデータの丸め込みにより、ハードマクロ
部とＧ／Ａ部とを接続する接続パッドの位置がずれ、ス
リットを発生させる場合があることを意味する。

【０１００】そこで、この場合、ＥＢデータ合成３８０
によって合成されたマスクデータを、エディタ上で、全
ての接続端子について個々に黙視チェックを行う必要が
ある（検証４２０）。

【０１０１】黙視チェックの結果、スリットが発見され
たとき（スリット検証４３０：Ｙ）、そのスリットを除
去するためＧ／Ａ部のレイアウトデータを修正する（修
正４４０）。修正されたＧ／Ａ部の修正レイアウトデー
タ４５０は、再びＥＢデータ変換３３０により、ＥＢデ
ータに変換される。

【０１０２】一方、黙視チェックの結果、スリットが発
見されなかったとき（スリット検証４３０：Ｎ）、ＥＢ
データ合成３８０によって合成された１チップＥＢデー
タ４６０を、１チップのマスクデータ４７０として、上
述したような本実施形態における半導体集積装置の製造
に用いられる。

【０１０３】このようにＧ／Ａ部にＩＦセルを設けない
場合、シュリンクしたハードマクロ部のシュリンクによ
るデータ丸め込みのため、黙視チェックが必要となって
しまうという問題がある。このため、設計工数の増大を
招く。さらに、黙視チェックによるチェック漏れがあっ
た場合には、さらに後工程で不具合として発見されるこ
とからより開発期間の長期化と、コスト高を招く。

【０１０４】これに対して、図６に示したように本実施
形態における半導体集積装置を構成する２つのマクロブ
ロックのマスクデータの合成は、Ｇ／Ａ部にハードマク
ロ部とほぼ同一の形状のＩＦセル領域を設け、互いにマ
クロブロック間を接続するためのＩＦセルにこれに互い
に同一の配線層から構成するようにして、オーバラップ
して配置するようにした。

【０１０５】これにより、ハードマクロ部のシュリンク
によりデータ丸め込みが発生した場合であっても、オー
バラップして配置されるＩＦセルの接続パッド間の電気
的な接続を保証することができ、図７に示したようなマ
クロブロック間の接続端子の接続チェックを一切不要と
することができる。

【０１０６】これにより、設計工数の削減と、設計期間
の短縮化により、システムＬＳＩの製造コストの低コス
ト化と、他社に先駆けていち早く市場投入を行うことが
できるようになる。

【０１０７】本発明は本実施形態に限定されるものでは
なく、本発明の要旨の範囲内で種々の変形実施が可能で
ある。

【０１０８】また本実施形態では、マクロブロックの１
つとしてハードマクロを含むものとして説明したが、こ
れに限定されることはない。互いにＧ／Ａにより実現さ
れたマクロブロックであっても、同様に接続関係の黙視
チェックを行うことなく、複数のマクロブロックのマス
クデータを合成することができる。

【０１０９】さらに本実施形態では、２つのマクロブロ
ックを合成する場合について説明したが、これに限定さ
れるものではない。例えば３つ以上のマクロブロックを
合成する場合も、同様に合成することができる。

【図面の簡単な説明】

【図１】図１（Ａ）、（Ｂ）は、マスクデータ合成前に
おける各マクロブロックのチップイメージを示す説明図
である。

【図２】Ｇ／Ａインタフェースセル領域のレイアウト拡
大イメージの一例を示す説明図である。

【図３】ハードマクロＩＦ領域のレイアウト拡大イメー
ジの一例を示す説明図である。

【図４】本実施形態における２つのマクロブロックの合
成後のチップ全体のイメージを示す説明図である。

【図５】本実施形態における合成後のチップのレイアウ
ト拡大イメージの一例を示す説明図である。

【図６】本実施形態における半導体集積装置の製造に必
要なマスクデータを作成する処理の流れを示す流れ図で
ある。

【図７】ＩＦセルが設けられないＧ／Ａ部とハードマク
ロ部のマスクデータを合成する処理の流れを示す流れ図
である。

【符号の説明】

１０チップ１２電極パッド２０Ｉ／Ｏセル領域３０Ｇ／Ａ領域４０ハードマクロ配置領域５０Ｇ／Ａインタフェースセル領域６０ハードマクロ７０ハードマクロコア領域８０ハードマクロＩＦセル領域１１０₁〜１１０₅、１４０₁〜１４０₅ ＩＦセル１１２₁〜１１２₅、１４２₁〜１４２₅ 接続パッド１１４₁〜１１４₅、１４４₁〜１４４₅ 引き出しパッド
及び引き出し線１１６₁〜１１６₅、１４６₁〜１４６₅ コンタクト１１８₁〜１１８₅、１４８₁〜１４８₅ 引き出し線

Claims

【特許請求の範囲】

【請求項１】複数のマクロブロックのマスクデータを
合成するためのマスクデータ合成方法であって、同一の所与の層を含むインタフェースセルを有する第１
及び第２のマクロブロックを、前記所与の層が互いにオ
ーバラップするように配置し、前記配置された状態の前記第１及び第２のマクロブロッ
クの第１及び第２のマスクデータからマスクデータを生
成することを特徴とするマスクデータ合成方法。
【請求項２】請求項１において、前記第１及び第２のマクロブロックの第１及び第２のイ
ンタフェースセルは、前記所与の層がほぼ同一の形状を
なし、ほぼ同一の位置に配置されることを特徴とするマ
スクデータ合成方法。
【請求項３】請求項１又は２のいずれかにおいて、前記第１及び第２のマスクデータのうち少なくとも１つ
は、シュリンクされたハードマクロのマスクデータであ
ることを特徴とするマスクデータ合成方法。
【請求項４】請求項１乃至３のいずれかにおいて、第２のマスクデータの第２のインタフェースセルが第１
のマスクデータの第１のインタフェースセルにオーバラ
ップする方向の長さは、ＥＢデータ変換単位として定義
されるグリッド数が３以上であることを特徴とするマス
クデータ合成方法。
【請求項５】複数のマクロブロックのマスクデータを
合成したマスクデータ検証方法であって、所与の層を含むインタフェースセルを有する第１のマク
ロブロックの第１のマスクデータが、前記第１のマクロ
ブロックにおける第１のデザインルールを満たすか否か
を検証し、前記所与の層を含むインタフェースセルを有する第２の
マクロブロックの第２のマスクデータが前記第２のマク
ロブロックにおける第２のデザインルールを満たすか否
かを検証し、前記第２のマクロブロックのインタフェースセルと前記
第１のマクロブロックのインタフェースとを互いにイン
タフェースセルの前記所与の層がオーバラップするよう
に配置することによって、前記第１及び第２のマスクデ
ータを合成したマスクデータの検証を省略することを特
徴とするマスクデータ検証方法。
【請求項６】請求項５において、前記第１及び第２のマスクデータが有する第１及び第２
のインタフェースセルは、前記所与の層がほぼ同一の形
状をなし、ほぼ同一の位置に配置されることを特徴とす
るマスクデータ検証方法。
【請求項７】請求項５又は６のいずれかにおいて、前記第１及び第２のマスクデータのうち少なくとも１つ
は、シュリンクされたハードマクロのマスクデータであ
ることを特徴とするマスクデータ検証方法。
【請求項８】請求項５乃至７のいずれかにおいて、第２のマスクデータの第２のインタフェースセルが第１
のマスクデータの第１のインタフェースセルにオーバラ
ップする方向の長さは、ＥＢデータ変換単位として定義
されるグリッド数が３以上であることを特徴とするマス
クデータ検証方法。
【請求項９】複数のマクロブロックのマスクデータを
合成したマスクデータに基づいて製造された半導体集積
装置であって、同一の所与の層を含むインタフェースセルを有する第１
及び第２のマクロブロックを前記所与の層が互いにオー
バラップするように配置して、前記第１及び第２のマク
ロブロックの第１及び第２のマスクデータを合成したマ
スクデータに基づいて製造されたことを特徴とする半導
体集積装置。
【請求項１０】請求項９において、前記第１及び第２のマスクデータが有する第１及び第２
のインタフェースセルは、前記所与の層がほぼ同一の形
状をなし、ほぼ同一の位置に配置されることを特徴とす
る半導体集積装置。
【請求項１１】請求項９又は１０のいずれかにおい
て、前記第１及び第２のマスクデータのうち少なくとも１つ
は、シュリンクされたハードマクロのマスクデータであ
ることを特徴とする半導体集積装置。
【請求項１２】請求項９乃至１１のいずれかにおい
て、第２のマスクデータの第２のインタフェースセルが第１
のマスクデータの第１のインタフェースセルにオーバラ
ップする方向の長さは、ＥＢデータ変換単位として定義
されるグリッド数が３以上であることを特徴とする半導
体集積装置。