KR100284104B1

KR100284104B1 - 반도체장치및그제조방법,로직셀라이브러리및그제조방법,반도체집적회로및폴리데이터

Info

Publication number: KR100284104B1
Application number: KR1019970032167A
Authority: KR
Inventors: 아키라 야마구치
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1996-07-15
Filing date: 1997-07-11
Publication date: 2001-04-02
Also published as: JP3311244B2; EP0820100A3; JPH1032253A; EP0820100A2; US5847421A; TW434829B; US6194252B1

Abstract

OPC에 의해 보정하는 폴리데이터량을 줄여서 CAD 처리 시간을 단축하고 각 셀마다 OPC에 의한 보정을 실행하여 제품 TAT의 단축을 실현할 수 있는 반도체 장치, 로직 셀 라이브러리, 반도체 장치의 제조 방법, 로직 셀 라이브러리의 제조 방법, 반도체 집접회로 및 폴리 데이터를 제공한다.

로직 셀 라이브러리에 등록된 로직 셀은 외주에 더미 배선 패턴(4)을 미리 형성해 놓는다. 이에 따라 로직 셀내에서 회로에 사용하고 있는 폴리실리콘 게이트(3)와 이와 근접한 더미 배선 패턴(4)의 폴리실리콘 배선까지의 거리를 셀내에서 확정할 수가 있다. 따라서, 로직 셀내의 모든 폴리실리콘 게이트의 광 근접 효과에 의한 폴리폭의 변동 크기를 예측할 수 있기 때문에, 이 폴리폭 변동에 근거하여 게이트폭을 보정하는 마스크상의 OPC에 의한 보정치를 셀내에서만 결정할 수 있다.

Description

반도체 장치 및 그 제조 방법, 로직 셀 라이브러리 및 그 제조 방법, 반도체 집적회로 및 폴리 데이터{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING THE SAME, LOGIC CELL LIBRARY, METHOD OF MANUFACTURING THE LOGIC CELL LIBRARY, SEMICONDUCTOR INTEGRATED CIRCUIT AND POLY-DATA}

본 발명은 신규한 구조의 로직 셀을 갖춘 로직 셀 라이브러리로부터 반도체 기판에 반도체 집적 회로를 레이아웃한 반도체 장치 및 그 제조 방법에 관한 것이다.

반도체 장치는 기본적으로 설계 공정(기능 설계, 논리 설계, 레이아웃 설계 등) 및 제조 시험 공정(칩 제조 공정, 시험 평가 공정 등)을 거쳐 제품이 제조된다. 설계 공정은 기능 설계 → 논리 설계 → 레이아웃 설계의 순서로 행해진다. 현재 반도체 장치의 프로세스 기술은 딥 서브-미크론 세대로 옮겨가고 있다. 이에 따라서 반도체 장치에 사용되는 배선의 폭도 0.3㎛ 이하로 축소되는 식으로 되어 간다. 그런데, 예를들어, 폴리실리콘 배선의 배선폭(이하 ″폴리폭″이라 칭한다)등의 축소화 경향은 광 근접 효과에 의해 발생하는 미소한 폴리폭의 변동도 무시할 수가 없게 되는 사태를 초래한다.

″광 근접 효과″란 폴리실리콘 배선의 폴리폭 w의 마무리치가 이 배선과 근접하는 폴리실리콘 배선까지의 거리(스페이스) d(이하 ″폴리간격″이라 칭한다)에 의해서 변동하는 현상이다. 즉, 반도체 장치내의 패턴의 미세화와 고밀도화에 동반하여, 이러한 패턴을 그리거나 노광함에 있어서 하전 빔 노광 장치나 광학 축소 투영 노광 장치를 사용하는데, 이 때에 광 근접 효과에 의해 패턴의 치수 정밀도가 저하하는 현상이다.

도 17의 (a) 및 (b)는 폴리실리콘의 배선 패턴의 평면도 및 광 근접 효과에 의해 변화하는 배선폭의 배선간 의존성을 설명하는 특성도이다. 종축은 폴리폭 w(㎛)을 나타내고, 횡축은 폴리간격 d(㎛)를 나타낸다. 예컨대, 폴리폭 w가 0.3㎛인 복수의 폴리실리콘 배선을 근접 배치한 경우에 있어서, 폴리간격 d가 1㎛ 전후가 되면 폴리폭 w은 0.26㎛ 정도로 가늘어져 버리는 현상이 발생한다. 이 때문에, 반도체 장치의 제조시에, 반도체 장치내에 형성된 배선 등의 패턴을 그리거나 또는 노광함에 있어서 광 근접 효과에 의해서 생기는 패턴의 치수 정밀도의 향상을 위한 보정이 불가피하게 되고 있다.

광 근접 효과를 보정하는 기술로서 OPC(Optical Proximity effect Correction)을 고려할 수 있다. OPC란 폴리실리콘 배선과 그에 근접하는 다른 폴리실리콘 배선 패턴까지의 거리로부터 폴리실리콘 배선의 광 근접 효과에 의한 폴리폭 변동량을 예측하여, 그 변동량을 상쇄하도록 상기 폴리실리콘 배선을 형성하기 위한 포토레지스트의 마스크치를 미리 보정함으로써 노광후의 폴리폭의 마무리치를 일정값으로 유지하는 기술이다. 종래의 레이아웃에서는 폴리실리콘 배선 패턴은 규격화되어 있지 않고, 폴리간격은 칩 전체의 폴리실리콘 배선에 따라 가지각색이며, 그 때문에 칩의 모든 폴리실리콘 배선 패턴에 대하여 0PC에 의한 보정을 수행할 필요가 있었다.

종래의 표준 셀 방식 등의 반도체 장치를 레이아웃하기 위해서 사용되는 로직 셀 라이브러리는 예컨대, 도 12의 (a) 내지 (c) 및 도 13의 로직 셀의 평면도로 나타내어진다. 도 12의 (a)는 이 로직 셀 라이브러리에 등록되어 있는 A 셀이며, 셀 영역이 형성된 셀 테두리(1) 내에 소스/드레인 영역이 되는 한 쌍의 확산 영역(2)이 형성되어 있다. 확산 영역(2)은 p⁺확산 영역(21)과 n⁺확산 영역(22)을 가지며, 이들 확산 영역(21, 22)상에 1 개의 폴리실리콘 게이트(3)가 배치되어 있다. 도 12의 (b)는 이 로직 셀 라이브러리에 등록되어 있는 B 셀이며, p⁺확산 영역(21)과 n⁺확산 영역(22)상에 2 개의 폴리실리콘 게이트(3)가 배치되어 있다. 도 12의 (c)는 이 로직 셀 라이브러리에 등록되어 있는 C 셀이며, p⁺확산 영역(21)과 n⁺확산 영역(22)상에 3 개의 폴리실리콘 게이트(3)가 배치되어 있다. 도 13은 이 로직 셀 라이브러리에 등록되어 있는 E 셀이며, p⁺확산 영역(211, 221)과 n⁺확산 영역(212, 222)상에 3 개의 폴리실리콘 게이트(3)가 배치되어 있다.

도 14 및 도 15는 표준 셀이 레이아웃되어 있는 칩의 평면도이다. 도면의 칩(10)에는 모두 로직 셀 라이브러리에 등록되어 있는 로직 셀(A, B, C)(1)이 배치되어 있다. 도 14에서는 로직 셀(A∼C)을 칩의 소정 위치에 연속하여 ABC로 배치한다. 도 15에서는 상기 로직 셀을 칩의 소정 위치에 연속하여 CBA로 배치한다. 이 2 개의 도면에 있어서 대상으로 하는 폴리실리콘 게이트(D)(3)(이하 ″폴리데이터″ D라 칭한다)와 이와 근접하는 폴리실리콘 게이트(E, F)(3)(이하 ″근접 폴리데이터″ E, F라 칭한다)와의 칩(10)상에서의 위치 관계를 설명한다. 도 14에서는 폴리데이터 D는 근접 폴리데이터 E와 근접하고 있다. 근접 폴리데이터 E는 굴곡되어 있으며, 폴리데이터 D와 근접 폴리데이터 E의 확산 영역(21)상에서의 부분과의 폴리간격(b1)은 폴리데이터 D와 근접 폴리데이터 E의 확산 영역(22)상에서의 부분과의 폴리간격(b2)보다 크다. 한편, 도 15에서, 폴리데이터 D는 근접 폴리데이터 F와 근접하고 있다. 폴리데이터 D와 근접 폴리데이터 F와의 폴리간격은 b3, b4이다. 따라서, b2, b3 및 b4는 서로 같게 되어 있으므로, 폴리간격(b1)은 b4보다 크다(b1〉b4).

이와 같이, 칩상의 로직 셀 레이아웃의 차이에 의해 폴리데이터에서부터 근접 폴리데이터까지의 거리가 다르다.

그래서, 종래의 반도체 장치의 제조 방법에 있어서의 설계 공정에서는 기능 설계, 논리 설계, 레이아웃 설계를 행하고 나서, 광 근접 효과에 대한 패턴 형성을 위한 마스크치 보정을 행하고 있다.

도 16은 광 근접 효과에 대한 마스크치 보정을 나타내는 로직 셀의 평면도이다. 도 17의 (a)와 (b)에 나타내는 것과 같이, 근접 폴리데이터까지의 거리에 따라서 폴리폭이 변동되기 때문에, 폴리데이터 G의 폴리폭과 폴리간격 b의 관계에 따라서 마스크상에서 폴리데이터 G의 폴리폭 추가(추가폭 c)를 행하고 있다. 즉, 도 16에서는 인접 폴리데이터까지의 거리 b에 따라 폴리폭을 변동시키고 있다.

이와 같이 광 근접 효과에 대한 보정 처리를 행한 마스크를 사용하여 칩 제조 공정에 있어서의 배선 패턴을 형성한다.

그런데, 도 16에 나타내는 것과 같이 OPC에 의한 보정을 실시해야 하는 폴리데이터는 대개 셀 영역내에만 존재하고 있다. 따라서, 0PC에 의한 폴리폭의 보정을 칩 전체적으로 실시하지 않고 각각의 셀내에서 실시하면, 0PC 처리하는 폴리데이터의 수가 비약적으로 적어져서 처리량이 감소된다. 그러나, 도 12의 (a) 내지 (c)에 도시한 바와 같이, 현재의 셀에서는 셀내에서 사용되고 있는 폴리데이터에서부터 근접하는 폴리데이터까지의 거리가 셀의 내부에서는 확정되지 않고, 표준 셀을 칩에 레이아웃하였을 때에 처음으로 소정의 폴리데이터(폴리실리콘 게이트)에서부터 인접하는 폴리데이터(근접 폴리데이터)까지의 거리가 확정된다.

또, 동일 셀에서도 이웃하는 셀에 따라서 상기 폴리데이터에서부터 인접하는 근접 폴리데이터까지의 거리가 달라지기 때문에 광 근접 효과에 의한 폴리폭 변동치가 변한다. 그 때문에, 0PC에 의한 폴리폭 마스크치의 수정은 셀의 레이아웃이 종료될 때까지는 실시할 수 없어서, TAT(Turn Around Time)의 지연이나 처리량의 증대를 초래한다고 하는 문제가 있었다.

본 발명은 이러한 사정에 비추어 이루어진 것으로서, 본 발명의 목적은 0PC에 의해 보정하는 폴리데이터량을 줄이고, CAD 처리 시간을 단축하여, 각 셀마다 OPC에 의한 보정을 실행하고, 제품 TAT의 단축을 실현할 수 있는 반도체 장치, 이 반도체 장치를 실현하기 위한 로직 셀 라이브러리, 반도체 장치의 제조 방법, 로직 셀 라이브러리의 제조 방법, 반도체 집적회로 및 폴리 데이터를 제공함에 있다.

도 1의 (a) 내지 (c)는 본 발명의 로직 셀 라이브러리의 로직 셀 평면도.

도 2는 본 발명의 로직 셀 라이브러리의 로직 셀 평면도.

도 3은 본 발명의 로직 셀 라이브러리의 로직 셀 평면도.

도 4의 (a) 내지 (c)는 본 발명의 로직 셀 라이브러리의 로직 셀 평면도.

도 5는 도 4의 로직 셀을 배치한 칩 평면도.

도 6의 (a) 내지 (c)는 본 발명의 로직 셀 라이브러리의 로직 셀 평면도.

도 7은 도 6의 로직 셀을 배치한 칩 평면도.

도 8은 본 발명의 로직 셀 라이브러리의 로직 셀 평면도.

도 9는 본 발명의 로직 셀 라이브러리의 로직 셀 평면도.

도 10은 본 발명의 로직 셀 라이브러리의 로직 셀 평면도.

도 11은 본 발명의 로직 셀에 근거하여 형성된 마스크 평면도.

도 12의 (a) 내지 (c)는 종래의 로직 셀 라이브러리의 로직 셀 평면도.

도 13은 종래의 로직 셀 라이브러리의 로직 셀 평면도.

도 14는 종래의 로직 셀을 배치한 칩 평면도.

도 15는 종래의 로직 셀을 배치한 칩 평면도.

도 16은 폴리 근접 효과에 대한 마스크치 보정을 도시한 도면.

도 17의 (a) 내지 (b)는 광 근접 효과에 의해 변화하는 배선폭의 배선간 의존성을 설명하는 특성도 및 배선 패턴 평면도.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 셀 테두리

2 : 확산 영역

3 : 폴리실리콘 게이트

4 : 더미 배선 패턴(폴리실리콘 배선 패턴)

21, 211, 212 : p⁺확산 영역

22, 221, 222 : n⁺확산 영역

41 : 폴리실리콘 게이트와 평행한 부분

42 : 폴리실리콘 게이트와 직각인 부분

43 : 평행한 부분의 소부분

44 : p⁺확산 영역과 대향하는 소부분

45 : n⁺확산 영역과 대향하는 소부분

본 발명은 반도체 장치에 있어서, 로직 셀의 외주에 따라 폴리실리콘 배선 패턴의 더미 배선 패턴인 폴리데이터를 추가 형성하는 것을 특징으로 한다. 즉, 로직 셀 라이브러리에 등록된 로직 셀은 외주에 더미 배선 패턴을 미리 형성해 놓는 것에 특징이 있다. 이에 따라 로직 셀내에서 회로에 사용하고 있는 폴리실리콘 게이트와 이에 근접하는 더미 배선 패턴의 폴리실리콘 배선까지의 거리를 셀내에서 확정할 수가 있다. 그 결과 로직 셀내의 모든 폴리실리콘 게이트의 광 근접 효과에 의한 폴리폭 변동의 크기를 예측할 수 있기 때문에 이 폴리폭 변동에 근거하여 게이트폭을 보정하는 마스크상의 0PC에 의한 보정치를 셀내에서만 결정할 수 있다. 또, 그 보정은 제품마다 행하는 것은 아니며 셀마다 미리 실시해 놓을 수 있다.

본 발명에서는 미리 로직 셀 라이브러리에 등록되어 있는 각 로직 셀 각각에 더미 배선 패턴이 배치되어 있기 때문에, 기능 설계 → 논리 설계 → 레이아웃 설계로 계속되는 공정을 갖는 설계 공정에 있어서 레이아웃 설계 후에 행해지는 광 근접 효과에 의한 폴리폭 보정 처리를 생략할 수 있다.

즉, 제품(칩)의 셀 배치 이전에 로직 셀 라이브러리에 OPC에 의한 보정이 행하여져 있기 때문에, 제품 개발시에서의 OPC를 실시할 필요가 없고, 제품마다의 OPC에 의한 보정에 기인하는 TAT의 지연을 억제할 수 있어서, 간단하게 최적의 폴리실리콘 배선 패턴의 마스크를 제작할 수 있다. 또, 로직 셀내의 각 폴리데이터의 보정치는 인접 셀의 폴리데이터에 의존하지 않고 로직 셀의 폴리데이터로 확정되고 있기 때문에, 각 로직 셀마다 한번의 보정을 실시하면 되고, 칩 전체에 대하여 보정하는 것보다 보정 처리 데이터량 적게 할 수 있다.

이하에서는 도면을 참조하여 발명의 실시 형태를 상세히 설명한다.

우선, 도 1의 (a) 내지 (c) 및 도 2를 참조하여 제1 실시예를 설명한다. 도면은 모두 본 발명의 로직 셀 라이브러리에 등록되어 있는 로직 셀의 평면도이다. 로직 셀 라이브러리는 반도체 집적 회로를 구성하는 로직 셀이 등록되어 있고, 반도체 장치의 제조에서는 이 라이브러리에 등록된 로직 셀을 적절하게 인출하여 논리 회로를 레이아웃 설계한다. 도면에 나타내는 본 발명의 로직 셀은 표준 셀 방식의 반도체 장치의 레이아웃에 사용된다. 반도체 기판 상에서 논리 회로에 의해 구성되는 로직 셀은 복수의 기본 게이트를 반도체 기판상에 실현하는 레이아웃 구조이며, 게이트 등의 내부 배선, 확산 영역 및 본 발명의 요지인 더미 배선 패턴으로 구성된다. 논리 회로는 인버터, 2 입력 NAND, 플립플롭, EX-OR, AND, NOR 등이 있다. 도 1의 (a)는 이 로직 셀 라이브러리에 등록되어 있는 A 셀이다. 셀 영역이 형성된 셀 테두리를 따라 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. 즉, 셀 영역은 더미 배선 패턴(4)에 둘러싸여 있다.

이 셀 영역에는 소스/드레인 영역이 되는 한쌍의 확산 영역(SDG)(2)이 형성되어 있다. 확산 영역(2)은 p⁺확산 영역(21)과 n⁺확산 영역(22)을 가지며, 이들 확산 영역(21, 22)상에 1 개의 폴리실리콘 게이트(3)가 배치되어 있다. 이 실시예에서는 폴리실리콘 게이트(3)의 게이트폭(w1) 및 더미 배선 패턴(4)의 패턴폭(w2)을 예컨대, 모두 0.3㎛로 한다. 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 평행한 부분(41)과 직각인 부분(42)으로 구성되어 있다. 이 평행한 부분(41)이 폴리실리콘 게이트(3)에 광 근접 효과에 의한 게이트폭의 변동을 야기하는 것이지만, 이 폴리실리콘 게이트(3)와 더미 배선 패턴(4)과의 사이(d0)는 일정하기 때문에, 폴리실리콘 게이트(3)에 게이트폭 변동이 있는 경우는 미리 로직 셀의 상태에서 보정을 걸어 놓을 수 있다. 도 1의 (b)는 이 로직 셀 라이브러리에 등록되어 있는 B 셀이며, p⁺확산 영역(21)과 n⁺확산 영역(22)상에 2 개의 폴리실리콘 게이트(3)가 배치되어 있다. 셀 영역을 둘러싸는 식으로 폴리실리콘 게이트의 게이트폭과 같은 폭의 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. A 셀과 같은 식으로 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 평행한 부분(41)과 직각인 부분(42)으로 구성되어 있다.

이 폴리실리콘 게이트(3)의 우측 것과 더미 배선 패턴(4)과의 사이(d1)는 일정하기 때문에, 폴리실리콘 게이트(3)에 게이트폭 변동이 있는 경우는 미리 로직 셀의 상태에서 보정을 행할 수 있다. 도 1의 (c)는 이 로직 셀 라이브러리에 등록되어 있는 C 셀이며, p⁺확산 영역(21)과 n⁺확산 영역(22)상에 3 개의 폴리실리콘 게이트(3)가 배치되어 있다. 셀 영역을 둘러싸는 식으로 폴리실리콘 게이트의 게이트폭과 같은 폭의 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. A 셀과 같은 식으로 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 평행한 부분(41)과 직각인 부분(42)으로 구성되어 있다. 이 폴리실리콘 게이트(3)의 우측 것과 더미 배선 패턴(4)과의 사이(d2, d3)는 특정의 값으로 미리 정해져 있기 때문에, 폴리실리콘 게이트(3)에 게이트폭의 변동이 있는 경우에는 미리 로직 셀의 상태에서 보정을 행할 수 있다.

도 2는 이 로직 셀 라이브러리에 등록되어 있는 E 셀이다. 셀 영역이 형성된 셀테두리를 따라 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. 이 셀 영역에는 확산 영역(2)이 형성되어 있다.

확산 영역(2)는 p⁺확산 영역(211, 221)과 n⁺확산 영역(212, 222)을 가지며, 확산 영역 211과 212상에는 1 개의 폴리실리콘 게이트(3)가 배치되고, 확산 영역 221과 222상에는 2 개의 폴리실리콘 게이트(3)가 배치되어 있다. 폴리실리콘 게이트(3)의 게이트폭 및 더미 배선 패턴(4)의 패턴폭은 예컨대, 모두 0.3㎛로 한다. 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 평행한 부분과 직각인 부분으로 구성되어 있다. 이 평행한 부분이 폴리실리콘 게이트(3)에 광 근접 효과에 의한 게이트폭 변동을 야기하는 것이지만, 이 폴리실리콘 게이트(3)와 더미 배선 패턴(4)과의 사이는 일정하기 때문에, 폴리실리콘 게이트(3)에 게이트폭 변동이 있는 경우는 미리 로직 셀의 상태에서 보정을 행할 수 있다.

표준 셀 방식의 반도체 장치에서는 로직 셀 라이브러리로부터 로직 셀을 선택하고, 이 선택된 로직 셀을 칩에 레이아웃한다. 본 발명에서는 도 1의 (a),(b),(c) 및 도 2에 나타내는 A 셀, B 셀, C 셀, E 셀 등의 로직 셀을 칩에 레이아웃함으로써 설계 공정은 종료되고 칩 제조 공정으로 이행한다. 이 이행시에 광 근접 효과를 수정하기 위한 더미 배선 패턴을 새로이 형성할 필요가 없기 때문에 공정이 간략화된다.

배선 패턴에는 전술한 것과 같이 광 근접 효과에 근거하여 폭 변동이 발생하는데, 레이아웃에 따라서 배선 가늘어짐이 발생할 수도 있고, 이것을 보정하는 것도 배선 패턴의 정확한 형성을 위하여 중요하다. 본 발명의 더미 배선 패턴은 이 보정에도 효율적으로 대처할 수가 있다.

본 발명에서는 이와 같이 레이아웃 설계후에 행해지는 광 근접 효과를 수정하기 위한 더미 배선 패턴을 형성 및 처리하는 과정을 생략할 수 있다. 즉, 제품(칩)의 셀 배치 이전에 로직 셀 라이브러리에 0PC에 의한 보정이 행해지고 있기 때문에, 제품 개발시에 0PC를 실시할 필요가 없고, 제품마다의 0PC에 의한 보정에 기인하는 TAT의 지연을 억제할 수 있어서, 간단하게 최적의 폴리실리콘 배선 패턴의 마스크를 제작할 수가 있다.

이 레이아웃 설계에 근거하여 반도체 기판상의 패턴을 형성하는 마스크가 형성된다. 도 11은 도 2의 로직 셀에 의해 만들어진 마스크의 일부를 나타내는 평면도이다. 이하의 실시예에 있어서도, 이와 같은 식으로 마스크가 형성된다.

또, 로직 셀내의 각 폴리실리콘 배선 패턴의 보정치는 로직 셀내의 폴리데이터로 확정하고 있기 때문에 각 로직 셀마다 한번의 보정을 실시하면 되고, 칩 전체에 대하여 보정하는 것보다 보정 처리 데이터량을 적게 할 수 있다.

이어서, 도 3을 참조하여 제2 실시예를 설명한다.

도 3은 로직 셀 라이브러리에 등록되어 있는 로직 셀의 평면도이다. 도 3에 나타내는 로직 셀(D 셀)은 표준 셀 방식의 반도체 장치의 레이아웃에 사용된다. 이 D 셀은 도 1의 (a),(b),(c)에 기재된 로직 셀 라이브러리의 A 셀, B 셀 및 C 셀을 조합하여 구성되어 있다. 이 로직 셀은 ABC의 순서로 조합되어 배치되어 있지만, BAC, CAB, ACB, BCA, CBA와 같이 조합되어 있어도 좋으며, 이들은 각각 별도의 로직 셀로서 로직 셀 라이브러리에 등록된다. 또한, A, B, C 영역중 임의의 2 개를 임의의 조합으로 배치하는 구조의 것이 로직 셀로서 로직 셀 라이브러리에 등록될 수도 있다. 이와 같이 로직 셀을 조합하여 새로운 로직 셀을 형성하는 경우는 원래의 로직 셀마다 더미 배선 패턴이 그 주변에 형성되어 있다. A, B, C 영역은 각각 원래의 A 셀, B 셀, C 셀에 상당한다. 따라서, 각 영역간에는 더미 배선 패턴(4)의 폴리실리콘 게이트(3)와 평행한 부분(41)이 형성되어 있다. 그리고, 셀 영역이 형성된 셀테두리를 따라 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. 즉, 셀 영역은 더미 배선 패턴(4)으로 둘러싸여 있다.

이 셀 영역에는 A, B, C 영역 모두 소스/드레인 영역이 되는 한쌍의 확산 영역(SDG)(2)이 형성되어 있다. 확산 영역(2)은 p⁺확산 영역(21)과 n⁺확산 영역(22)을 가지며, 이들 확산 영역(21, 22)상에 1 개 내지 3 개의 폴리실리콘 게이트(3)가 배치되어 있다. 이 실시예에서는 폴리실리콘 게이트(3)의 게이트폭 및 더미 배선 패턴(4)의 패턴폭을 예컨대, 모두 0.3㎛로 한다. 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 평행한 부분(41)과 직각인 부분(42)으로 구성되어 있다. 이 평행한 부분(41)이 폴리실리콘 게이트(3)에 광 근접 효과에 의한 게이트폭 변동을 야기하는 것이지만, 이 폴리실리콘 게이트(3)와 더미 배선 패턴(4)과의 사이는 미리 정해져 있기 때문에 폴리실리콘 게이트(3)에 게이트폭 변동이 있는 경우는 미리 로직 셀의 상태에서 보정을 행할 수 있다.

본 발명에서는 이와 같이 레이아웃 설계후에 행하여지는 광 근접 효과를 수정하기 위한 더미 배선 패턴의 형성 처리를 생략할 수 있다. 즉, 제품의 셀 배치 이전에 로직 셀 라이브러리의 로직 셀에 0PC에 의한 보정이 수행되어 있기 때문에 제품 개발시에서의 OPC를 실시할 필요가 없고, 제품마다의 OPC에 의한 보정에 기인하는 TAT의 지연을 억제할 수 있어서, 간단하게 최적의 폴리실리콘 배선 패턴의 마스크를 제작할 수가 있다.

또, 로직 셀내 각각의 폴리실리콘 배선 패턴의 보정치는 로직 셀내의 폴리데이터로 확정하고 있기 때문에 각 로직 셀마다 한번의 보정을 실시하면 되고, 칩 전체에서 보정하는 것보다 보정 처리 데이터량을 적게 할 수 있다.

본 발명의 로직 셀 라이브러리의 로직 셀은 이미 로직 셀 라이브러리에 등록되어 있는 로직 셀에 근거하여 새로운 로직 셀을 형성하여, 이것을 새롭게 로직 셀 라이브러리에 등록할 수가 있다.

이어서, 도 4의 (a),(b),(c) 및 도 5를 참조하여 제3 실시예를 설명한다.

도 4의 (a),(b),(c)는 본 발명의 로직 셀 라이브러리의 로직 셀의 평면도이고, 도 5는 도 4의 로직 셀을 배치한 칩의 평면도이다. 도면에 나타내는 본 발명의 로직 셀은 표준 셀 방식의 반도체 장치의 레이아웃에 사용된다. 도 4의 (a)는 이 로직 셀 라이브러리에 등록되어 있는 A 셀이다. 이 로직 셀은 셀 영역이 형성된 셀테두리(1)를 따라 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. 이 실시예에서는 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 평행한 부분(41)만으로 구성되어 있다. 이 평행한 부분(41)이 폴리실리콘 게이트(3)에 광 근접 효과에 의한 게이트폭 변동을 야기하기 때문에 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 직각인 부분은 필요로 하지 않는다. 더미 배선 패턴은 내부 배선과 평행하게 되어 있는 동시에, 내부 배선과 같은 폭 및 대략 같은 길이의 형상을 갖고 있다. 이 셀 영역에는 소스/드레인 영역이 되는 한쌍의 확산 영역(2)이 형성되어 있다. 확산 영역(2)은 p⁺확산 영역(21)과 n⁺확산 영역(22)을 가지며, 이들 확산 영역(21, 22)상에 1 개의 폴리실리콘 게이트(3)가 배치되어 있다. 이 실시예에서는 폴리실리콘 게이트(3)의 게이트폭 및 더미 배선 패턴(4)의 패턴폭을 예컨대, 모두 0.3㎛로 한다.

이 폴리실리콘 게이트(3)와 더미 배선 패턴(4)과의 사이는 일정하기 때문에, 폴리실리콘 게이트(3)에 게이트폭 변동이 있는 경우는 미리 로직 셀의 상태에서 보정을 행할 수 있다. 도 4의 (b)는 이 로직 셀 라이브러리에 등록되어 있는 B 셀이며, p⁺확산 영역(21)과 n⁺확산 영역(22)상에 2 개의 폴리실리콘 게이트(3)가 배치되어 있다. 셀 영역을 둘러싸는 식으로 폴리실리콘 게이트의 게이트폭과 같은 폭의 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. A 셀과 같은 식으로 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 평행한 부분(41)으로 구성되어 있다. 도 4의 (c)는 이 로직 셀 라이브러리에 등록되어 있는 C 셀이며, p⁺확산 영역(21)과 n⁺확산 영역(22)상에 3 개의 폴리실리콘 게이트(3)가 배치되어 있다. 셀 영역을 둘러싸는 식으로 폴리실리콘 게이트의 게이트폭과 같은 폭의 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. A 셀과 같은 식으로 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 평행한 부분(41)으로 구성되어 있다.

표준 셀 방식의 반도체 장치에서는 로직 셀 라이브러리로부터 로직 셀을 선택하고, 이 선택된 로직 셀을 칩에 레이아웃한다. 본 발명에서는 도 4의 (a), (b), (c)에 나타내는 A 셀, B 셀, C 셀 등의 로직 셀을 칩에 레이아웃함으로써 설계 공정은 종료하고, 칩 제조 공정으로 이행한다.

상기 이행시에 광 근접 효과를 수정하기 위한 더미 배선 패턴을 새로이 형성할 필요가 없기 때문에 공정이 간략화된다.

배선 패턴에는 전술한 것과 같이 광 근접 효과에 근거하는 폭변동이 발생하고, 어떤 경우에는 레이아웃에 의존하여 배선 가늘어짐이 발생하는데, 이것을 보정하는 것도 배선 패턴의 정확한 형성을 위하여 중요하다. 본 발명의 더미 배선 패턴은 이 보정에도 효율적으로 대처할 수가 있다.

도 5는 표준 셀이 레이아웃되어 있는 칩의 평면도이다. 도 5의 칩(10)에는 모두 로직 셀 라이브러리에 등록되어 있는 로직 셀(A, B, C)(1)이 배치되어 있다. 로직 셀(A∼C)을 칩의 소정 위치에 연속하여 ABC로 배치한다. 대상으로 하는 폴리실리콘 게이트(3)와 이에 근접하는 폴리실리콘 게이트(3)와의 칩(10)상에서의 위치 관계는 칩상의 로직 셀의 레이아웃의 차이에 의해서 양자 사이의 거리가 다르지만, 레이아웃 공정을 행하면 자동적으로 광 근접 효과에 대한 패턴 형성을 위한 마스크치 보정이 수행된다.

이어서, 도 6 및 도 7을 참조하여 제4 실시예를 설명한다.

도 6은 본 발명의 로직 셀 라이브러리의 로직 셀의 평면도, 도 7은 도 6의 로직 셀을 배치한 칩의 평면도이다. 도 6에 나타내는 본 발명의 로직 셀은 표준 셀 방식의 반도체 장치의 레이아웃에 사용된다. 도 6의 (a)는 이 로직 셀 라이브러리에 등록되어 있는 A 셀이다. 이 로직 셀은 셀 영역이 형성된 셀테두리(1)를 따라 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. 이 실시예에서는 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 평행한 부분(41)만으로 구성되고, 더욱이, 이 평행한 부분은 1 열로 배열된 복수의 소부분(43)으로 구성되어 있다. 제3 실시예와 같이 이 평행한 부분(41)이 폴리실리콘 게이트(3)에 광 근접 효과에 의한 게이트폭 변동을 야기하기 때문에 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 직각인 부분은 필요로 하지 않는다. 이 셀 영역내의 구조는 도 4 (a)의 로직 셀(A 셀)과 동일하다. 이 폴리실리콘 게이트(3)와 더미 배선 패턴(4)과의 사이는 일정하기 때문에, 폴리실리콘 게이트(3)에 게이트폭 변동이 있는 경우는 미리 로직 셀의 상태에서 보정을 행할 수가 있다.

도 6의 (b)는 이 로직 셀 라이브러리에 등록되어 있는 B 셀이며, 셀 영역내의 구조는 도 4의 (b)의 로직 셀(B셀)과 동일하다. 셀 영역을 둘러싸는 식으로 폴리실리콘 게이트의 게이트폭과 같은 폭의 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. A 셀과 같은 식으로 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 평행한 부분(41)으로 구성되며, 더욱이 이 평행한 부분은 1 열로 배열된 복수의 소부분(43)으로 구성되어 있다. 도 6의 (c)는 이 로직 셀 라이브러리에 등록되어 있는 C 셀이고, 셀 영역내의 구조는 도 4의 (c)의 로직 셀(C셀)과 동일하다. A셀과 같은 식으로 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 평행한 부분(41)으로 구성되며, 더욱이 이 평행한 부분은 1열로 배열된 복수의 소부분(43)부터 구성되어 있다.

더미 배선 패턴은 소부분으로 구성되어 있기 때문에, 필요한 피복율에 맞추어 더미 배선 패턴을 형성할 수가 있다.

표준 셀 방식의 반도체 장치에서는 로직 셀 라이브러리로부터 로직 셀을 선택하고, 이 선택된 로직 셀을 칩에 레이아웃한다. 본 발명의 반도체 장치의 제조 공정에 있어서, 도 6에 나타내는 A 셀, B 셀, C 셀 등의 로직 셀을 칩에 레이아웃함으로써 설계 공정은 종료하고, 이어서 칩 제조 공정으로 이행한다.

배선 패턴에는 전술한 것과 같이 광 근접 효과에 근거하는 폭변동이 발생하는데, 어떤 경우에는 레이아웃에 의존하여 배선 가늘어짐이 발생하는 경우도 있고, 이것을 보정하는 것도 배선 패턴의 정확한 형성을 위하여 중요하다. 본 발명의 더미 배선 패턴은 이 보정에도 효율적으로 대처할 수가 있다.

도 7은 표준 셀이 레이아웃되어 있는 칩의 평면도이다. 도면의 칩(10)에는 모두 도 6의 로직 셀 라이브러리에 등록되어 있는 로직 셀(A, B, C)(1)이 배치되어 있다. 로직 셀(A∼C)을 칩의 소정 위치에 연속하여 ABC로 배치한다. 대상으로 하는 폴리실리콘 게이트(3)와 이에 근접하는 폴리실리콘 게이트(3)와의 칩(10)상에서의 위치 관계는 칩상의 로직 셀의 레이아웃의 차이에 의해서 양자 사이의 거리가 다르지만, 레이아웃 공정을 행하면 자동적으로 광 근접 효과에 대한 패턴 형성을 위한 마스크치 보정이 수행된다.

이어서, 도 8 내지 도 10을 참조하여 제5 실시예를 설명한다.

도 8 내지 도 10은 본 발명의 로직 셀 라이브러리의 로직 셀의 평면도이다. 이들 로직 셀은 표준 셀 방식의 반도체 장치의 레이아웃에 사용된다. 도 8의 로직 셀은 셀 영역이 형성된 셀테두리(1)를 따라 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. 이 실시예에서는 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 평행한 부분만으로 구성되며, 더욱이 이 평행한 부분은 1 열로 배열된 복수의 소부분으로 구성되어 있다.

이 평행한 부분이 폴리실리콘 게이트(3)에 광 근접 효과에 의한 게이트폭 변동을 야기하기 때문에 더미 배선 패턴(4)은 폴리실리콘 게이트(3)와 직각인 부분은 필요로 하지 않는다. 이 셀 영역에는 소스/드레인 영역이 되는 한쌍의 확산 영역(2)이 형성되어 있다. 확산 영역(2)은 p⁺확산 영역(21)과 n⁺확산 영역(22)을 가지며, 이들 확산 영역(21, 22)상에 1개의 폴리실리콘 게이트(3)가 배치되어 있다. 이 실시예에서는 폴리실리콘 게이트(3)의 게이트폭 및 더미 배선 패턴(4)의 패턴폭을 예컨대, 모두 0.3㎛로 한다. 이 도면의 로직 셀에서는 상기 소부분은 확산 영역과 같은 정도의 크기이다. 즉, 확산 영역(21)은 소부분(44)과 대향하며, 확산 영역(22)은 소부분(45)과 대향하고 있다.

이 폴리실리콘 게이트(3)와 더미 배선 패턴(4)의 사이는 일정하기 때문에, 폴리실리콘 게이트(3)에 게이트폭 변동이 있는 경우에는 미리 로직 셀의 상태에서 보정을 행할 수 있다. 또 더미 배선 패턴은 분할되어 있기 때문에, 필요한 피복율에 맞추어 더미 배선 패턴을 형성할 수가 있다.

도 9의 로직 셀은 셀 영역이 형성된 셀테두리를 따라 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. 이 실시예에서는 더미 배선 패턴(4)은 폴리실리콘 게이트(3)가 형성된 소자 영역을 완전히 둘러싸고 있다. 더미 배선 패턴(4)의 패턴폭(w2)은 폴리실리콘 게이트(3)의 게이트폭(w1)보다 크게 하고 있다(w2〉w1). 이와 같이 더미 배선 패턴과 폴리실리콘 게이트의 폭을 적절하게 바꿀 수 있다. 도 10의 로직 셀은 셀 영역이 형성된 셀테두리를 따라 폴리실리콘 배선 패턴의 더미 배선 패턴(4)이 형성되어 있다. 또, 도 9와 같이 더미 배선 패턴(4)은 폴리실리콘 게이트(3)가 형성된 소자 영역을 완전히 둘러싸고 있다. 더미 배선 패턴(4)의 패턴폭(w3)은 폴리실리콘 게이트(3)의 게이트폭(w1)보다 작게 하고 있다(w3〈w1). 이 패턴폭을 게이트폭보다 작게 함으로써 칩에 형성되는 로직 셀의 면적을 작게 할 수 있다.

또한, 본 발명은 폴리실리콘 배선 패턴뿐만 아니라, 알루미늄 등의 금속 배선이나 그 밖의 레이어에도 적용할 수가 있다.

로직 셀 라이브러리에 등록된 로직 셀의 셀테두리에는 광 근접 효과를 수정하는 수단을 미리 형성함으로써, 로직 셀내에서 회로에 사용하고 있는 폴리실리콘 게이트와 이에 근접하는 폴리실리콘 배선의 더미 배선 패턴까지의 거리를 셀내에서 확정할 수가 있다. 그 결과 로직 셀내의 모든 폴리실리콘 게이트의 광 근접 효과에 의한 폴리폭 변동의 크기를 예측할 수 있기 때문에, 이 폴리폭 변동에 근거하여 게이트폭을 보정하는 마스크상의 OPC에 의한 보정치를 셀내에서만 결정할 수 있다. 또한, 제품의 셀 배치 이전에 로직 셀 라이브러리에 OPC에 의한 보정이 수행되기 때문에, 제품 개발시에 OPC를 실시할 필요가 없고, 제품마다의 OPC에 의한 보정에 기인하는 TAT의 지연을 억제할 수 있어, 간단하게 최적의 폴리실리콘 배선 패턴의 마스크를 제작할 수가 있다. 더욱이, 칩 전체에서 보정하는 것보다 보정 처리 데이터량은 작아진다.

Claims

반도체 장치에 있어서,

반도체 기판과;

상기 반도체 기판에 형성되고 게이트 전극을 포함하는 논리 회로와;

상기 논리 회로의 주변부에 형성된 더미 배선 패턴을 포함하고,

상기 게이트 전극과 상기 더미 배선 패턴 사이의 간격은 미리 정해지고 상기 게이트 전극의 폭은 광 근접 효과를 보상하도록 선택되는 것을 특징으로 하는 반도체 장치.
반도체 장치에 있어서,

반도체 기판과;

상기 반도체 기판에 형성되고 각각 게이트 전극을 포함하는 복수개의 논리 회로와;

상기 복수개의 논리 회로의 주변부 및 상기 복수개의 논리 회로들 중 인접하는 회로들 사이에 형성된 더미 배선 패턴을 포함하고,

상기 게이트 전극과 상기 더미 배선 패턴 사이의 간격은 미리 정해지고 각각의 게이트 전극의 폭은 광 근접 효과를 보상하도록 선택되는 것을 특징으로 하는 반도체 장치.
로직 셀 라이브러리에 있어서,

복수의 로직 셀을 포함하고, 각각의 로직 셀은 논리 회로를 포함하며, 각각의 논리 회로는,

게이트 전극과;

상기 논리 회로의 주변부에 위치된 더미 배선 패턴을 포함하고,

각 논리 회로의 게이트 전극과 더미 배선 패턴 사이의 간격은 미리 정해지고 상기 게이트 전극의 폭은 광 근접 효과를 보상하도록 선택되는 것을 특징으로 하는 로직 셀 라이브러리.
로직 셀 라이브러리를 제조하는 방법에 있어서,

복수의 논리 회로를 반도체 기판상에 실현하기 위한 레이아웃 구조의 제1 로직 셀을 준비하는 공정과;

상기 제1 로직 셀의 외주에 광 근접 효과를 고려하여 게이트 전극의 폭을 결정하도록 더미 배선 패턴을 배치함으로써 제2 로직 셀을 형성하는 공정을 포함하는 것을 특징으로 하는 로직 셀 라이브러리의 제조 방법.
제4항에 있어서, 상기 더미 배선 패턴은 상기 제1 로직 셀의 내부 배선과 실질적으로 같은 폭 및 같은 길이를 갖고 있는 것을 특징으로 하는 로직 셀 라이브러리의 제조 방법.
제4항 또는 제5항에 있어서, 상기 제2 로직 셀에 형성된 상기 더미 배선 패턴의 상기 내부 배선과 평행하게 배치된 부분은 모두 같은 길이인 것을 특징으로 하는 로직 셀 라이브러리의 제조 방법.
반도체 장치의 제조 방법에 있어서,

복수의 논리 회로를 반도체 기판상에 실현하기 위한 레이아웃 구조의 제1 로직 셀을 준비하는 공정과,

상기 제1 로직 셀의 영역 경계에 광 근접 효과를 고려하여 게이트 전극의 폭을 결정하도록 더미 배선 패턴을 형성함으로써 제2 로직 셀을 형성하는 공정과,

상기 반도체 기판에 상기 제2 로직 셀을 이용하여 반도체 집적 회로를 레이아웃하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제7항에 있어서, 상기 제2 로직 셀은 그 내부 배선과 상기 더미 배선 패턴에 의해서 생기는 광 근접 효과에 의한 상기 내부 배선의 가늘어짐을 보정하는 레이아웃 구조를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
반도체 장치의 제조 방법에 있어서,

광 근접 효과를 고려하여 게이트 전극의 폭을 결정하도록 더미 배선 패턴이 해당 영역의 경계를 따라 형성된 복수 종류의 로직 셀을 준비하는 공정과,

상기 복수 종류의 로직 셀에서 적어도 2 개의 로직 셀을 선택하고 그 더미 배선 패턴의 일부를 중첩하여 새로운 로직 셀을 형성하며, 이 새로운 로직 셀을 로직 셀 레이아웃 라이브러리에 저장하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제1항 또는 제2항에 있어서, 상기 논리 회로는 AND 게이트 회로, NAND 게이트 회로, EX-OR 게이트 회로, NOR 게이트 회로, 인버터 회로 및 플립플롭 회로 중의 하나인 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 게이트 전극의 폭은 상기 게이트 전극과 더미 배선 패턴 사이의 간격에 따라서 변화하는 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 게이트 전극의 폭은 0.3㎛와 같거나 더 작은 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 게이트 전극의 폭은 상기 더미 배선 패턴의 폭과 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 게이트 전극의 폭은 상기 더미 배선 패턴의 폭과 다른 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 게이트 전극과 더미 배선 패턴은 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 더미 배선 패턴은 논리 회로 전체를 둘러싸는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 더미 배선 패턴은 복수의 논리 회로 전체를 둘러싸는 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 더미 배선 패턴은 게이트 전극의 길이에 평행한 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서, 상기 더미 배선 패턴은 복수개의 소부분을 포함하는 것을 특징으로 하는 반도체 장치.
로직 셀 라이브러리에 있어서,

복수의 로직 셀을 포함하고, 적어도 하나의 로직 셀은 복수의 논리 회로를 포함하며, 각각의 논리 회로는,

게이트 전극과;

상기 복수의 논리 회로의 주변부 및 상기 복수의 논리 회로의 인접하는 것들 사이에 위치된 더미 배선 패턴을 포함하고,

상기 복수의 논리 회로 각각의 게이트 전극과 더미 배선 패턴 사이의 간격은 미리 정해지고 상기 각 게이트 전극의 폭은 광 근접 효과를 보상하도록 선택되는 것을 특징으로 하는 로직 셀 라이브러리.
제3항 또는 제20항에 있어서, 상기 논리 회로는 AND 게이트 회로, NAND 게이트 회로, EX-OR 게이트 회로, NOR 게이트 회로, 인버터 회로 및 플립플롭 회로 중의 하나인 것을 특징으로 하는 로직 셀 라이브러리.
제3항 또는 제20항에 있어서, 상기 게이트 전극의 폭은 상기 게이트 전극과 더미 배선 패턴 사이의 간격에 따라서 변화하는 것을 특징으로 하는 로직 셀 라이브러리.
제3항 또는 제20항에 있어서, 상기 게이트 전극의 폭은 0.3㎛와 같거나 더 작은 것을 특징으로 하는 로직 셀 라이브러리.
제3항 또는 제20항에 있어서, 상기 게이트 전극의 폭은 상기 더미 배선 패턴의 폭과 실질적으로 동일한 것을 특징으로 하는 로직 셀 라이브러리.
제3항 또는 제20항에 있어서, 상기 게이트 전극의 폭은 상기 더미 배선 패턴의 폭과 다른 것을 특징으로 하는 로직 셀 라이브러리.
제3항 또는 제20항에 있어서, 상기 게이트 전극과 더미 배선 패턴은 폴리실리콘으로 형성되는 것을 특징으로 하는 로직 셀 라이브러리.
제3항에 있어서, 상기 더미 배선 패턴은 논리 회로 전체를 둘러싸는 것을 특징으로 하는 로직 셀 라이브러리.
제20항에 있어서, 상기 더미 배선 패턴은 복수의 논리 회로 전체를 둘러싸는 것을 특징으로 하는 로직 셀 라이브러리.
제3항 또는 제20항에 있어서, 상기 더미 배선 패턴은 게이트 전극의 길이에 평행한 것을 특징으로 하는 로직 셀 라이브러리.
제3항 또는 제20항에 있어서, 상기 더미 배선 패턴은 복수개의 소부분을 포함하는 것을 특징으로 하는 로직 셀 라이브러리.
반도체 집적회로에 있어서,

반도체 기판과;

상기 반도체 기판에 형성되고 게이트 전극을 포함하는 논리 회로와;

상기 논리 회로의 주변부에 형성되며, 상기 게이트 전극의 양측에서 상기 게이트 전극의 길이에 평행하게 배치된 제1 및 제2 배선 패턴을 갖는 더미 배선 패턴을 포함하는 것을 특징으로 하는 반도체 집적회로.
반도체 집적회로에 있어서,

반도체 기판과;

상기 반도체 기판에 형성되고 제1 및 제2 게이트 전극을 포함하는 논리 회로와;

상기 논리 회로의 주변부에 형성되며, 상기 제1 및 제2 게이트 전극의 각각의 길이에 평행하게 각각 배치된 제1 및 제2 배선 패턴을 갖는 더미 배선 패턴을 포함하는 것을 특징으로 하는 반도체 집적회로.
반도체 집적회로에 있어서,

반도체 기판과;

상기 반도체 기판에 형성되고 제1 게이트 전극을 포함하는 제1 논리 회로와;

상기 반도체 기판에서 상기 제1 논리 회로의 다음에 형성되고 상기 제1 게이트 전극에 평행한 제2 게이트 전극을 포함하는 제2 논리 회로와;

상기 제2 논리 회로에서 떨어진 상기 제1 논리 회로의 주변부에 형성되며, 상기 제1 게이트 전극의 길이에 평행하게 배치된 제1 더미 배선 패턴과;

상기 제1 논리 회로에서 떨어진 상기 제2 논리 회로의 주변부에 형성되며, 상기 제2 게이트 전극의 길이에 평행하게 배치된 제2 더미 배선 패턴을 포함하는 것을 특징으로 하는 반도체 집적회로.
제31항, 제32항 및 제33항 중 어느 한 항에 있어서, 상기 제1 및 제2 배선 패턴은 각각 복수의 더미 배선 소부분을 포함하는 것을 특징으로 하는 반도체 집적회로.
제31항, 제32항 및 제33항 중 어느 한 항에 있어서, 상기 제1 및 제2 배선 패턴은 각각 연속적으로 형성되는 것을 특징으로 하는 반도체 집적회로.
제31항 또는 제32항에 있어서, 상기 더미 배선 패턴이 상기 논리 회로를 둘러싸도록 상기 제1 및 제2 배선 패턴에 수직하며 상기 제1 및 제2 배선 패턴에 접촉하는 제3 및 제4 배선 패턴을 추가로 포함하는 것을 특징으로 하는 반도체 집적회로.
제33항에 있어서, 상기 제1 논리 회로와 제2 논리 회로의 사이에 위치하고 상기 제1 및 제2 게이트 전극에 평행한 제3 더미 배선 패턴을 추가로 포함하는 것을 특징으로 하는 반도체 집적회로.
제37항에 있어서, 상기 제1, 제2 및 제3 더미 배선 패턴에 수직하고 상기 제1, 제2 및 제3 더미 배선 패턴의 제1 단부 및 제2 단부에 접촉하는 제4 및 제5 더미 배선 패턴을 추가로 포함하는 것을 특징으로 하는 반도체 집적회로.
로직 셀 내의 각 폴리실리콘 배선 패턴의 보정치를 나타내는 확정된 데이터로서의 폴리 데이터에 있어서,

게이트 전극을 포함하는 논리 회로에 관한 데이터와;

상기 논리 회로의 주변부에 형성된 더미 배선 패턴에 관한 데이터를 포함하며,

상기 게이트 전극과 상기 더미 배선 패턴 사이의 간격은 미리 정해져 있고 상기 게이트 전극의 폭은 광 근접 효과를 보상하도록 선택된 것을 특징으로 하는 폴리 데이터.