JPH077064A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH077064A JPH077064A JP14414293A JP14414293A JPH077064A JP H077064 A JPH077064 A JP H077064A JP 14414293 A JP14414293 A JP 14414293A JP 14414293 A JP14414293 A JP 14414293A JP H077064 A JPH077064 A JP H077064A
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- Japan
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- memory circuit
- cell
- circuit
- storage circuit
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Abstract
(57)【要約】
【目的】半導体記憶回路内の素子あるいはセルの電気的
特性モニターの手段として、本来の記憶回路部周辺に配
置されたダミー記憶回路内素子あるにはセルを利用する
ことで、実際の記憶回路内の素子あるいはセルに極めて
近い電気的特性を得る。 【構成】本来の記憶回路４０６と読み書きを制御する周
辺回路部４０１を基本とし、その間には、製品チップ内
でのパターンの疎密によって生じる加工偏差を抑制する
目的で、ダミー記憶回路４０２が配置される。このダミ
ー記憶回路内素子あるいはセル４０３から測定端子４０
５まで査層配線４０４を用いて引き出し、電気的測定を
可能にした。注目素子４０３の位置を変えることによ
り、素子特性の製品チップ内位置依存性も得られる。
特性モニターの手段として、本来の記憶回路部周辺に配
置されたダミー記憶回路内素子あるにはセルを利用する
ことで、実際の記憶回路内の素子あるいはセルに極めて
近い電気的特性を得る。 【構成】本来の記憶回路４０６と読み書きを制御する周
辺回路部４０１を基本とし、その間には、製品チップ内
でのパターンの疎密によって生じる加工偏差を抑制する
目的で、ダミー記憶回路４０２が配置される。このダミ
ー記憶回路内素子あるいはセル４０３から測定端子４０
５まで査層配線４０４を用いて引き出し、電気的測定を
可能にした。注目素子４０３の位置を変えることによ
り、素子特性の製品チップ内位置依存性も得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に半導体記憶回路素子の電気的測定に関する。
特に半導体記憶回路素子の電気的測定に関する。
【０００２】
【従来の技術】従来の半導体記憶回路は図３−Ａに示す
様に本来の記憶回路部３０２と読み書きを制御する周辺
回路部３０１を基本として、その間のダミー記憶回路３
０３とチップ端に配置された素子特性モニター用のＴＥ
Ｇ（Ｔｅｓｔ ＥｌｅｍｅｎｔＧｒｏｕｐ）３０４を付
加した形で構成されていた。メモリ容量の大規模化に伴
い、微細加工時のチップ内寸法偏差が増大し、本来の記
憶回路部内の加工偏差が無視できなくなり、これを抑制
する目的で本来の記憶回路部周辺に、これと全く同様の
パターンを持つダミー記憶回路部（通常、数セル分）を
配置することで対応している。図３−Ｂに従来技術によ
るスタティックＲＡＭメモリセルにおけるダミーセルの
縦断面図を示す。このダミー記憶回路部内のワード線３
０７，ビット線３０５は電気的に接地電位に固定するこ
とにより、ダミー記憶回路部内セルは不活性化されてお
り、かつ本来の記憶回路部とは完全に絶縁されている。
この種のダミーセルは本来のＳＲＡＭ記憶回路部同様Ｍ
ＯＳ型トランジスタと高抵抗負荷素子とから成る記憶素
子の繰り返しパターンで構成されている。記憶回路部
は、通常トランスファ・ゲート部とドライバトランジス
タ部とから成り、一導電型半導体結晶基体３１１の主表
面上に互いにフィールド絶縁膜３０９で絶縁分離され
る。そして、ＭＯＳトランジスタのゲート電極３０７は
半導体基体表面に形成されたゲート絶縁膜を介して形成
され、その一端が高抵抗負荷素子３１０に接続され、こ
れを経由して接地線に接続されるＭＯＳ型トランジスタ
のソース／ドレイン不純物領域３０８は、このゲート電
極３０７と自己整合的に基体と逆導電型不純物を導入し
て形成される。この不純物領域は、その一方が層間絶縁
膜に形成されたコンタクト孔を経由してビット線３０５
に接続される。しかし、本来の記憶回路セルとは異な
り、ダミー記憶回路部のビット線３０５は周辺回路へ引
き出さずに、接地配線層３０６に接続される。以上説明
した様に、ダミー記憶回路部の配線は全て接地線に接続
され、ダミー記憶回路内セルは不活性化されている。
様に本来の記憶回路部３０２と読み書きを制御する周辺
回路部３０１を基本として、その間のダミー記憶回路３
０３とチップ端に配置された素子特性モニター用のＴＥ
Ｇ（Ｔｅｓｔ ＥｌｅｍｅｎｔＧｒｏｕｐ）３０４を付
加した形で構成されていた。メモリ容量の大規模化に伴
い、微細加工時のチップ内寸法偏差が増大し、本来の記
憶回路部内の加工偏差が無視できなくなり、これを抑制
する目的で本来の記憶回路部周辺に、これと全く同様の
パターンを持つダミー記憶回路部（通常、数セル分）を
配置することで対応している。図３−Ｂに従来技術によ
るスタティックＲＡＭメモリセルにおけるダミーセルの
縦断面図を示す。このダミー記憶回路部内のワード線３
０７，ビット線３０５は電気的に接地電位に固定するこ
とにより、ダミー記憶回路部内セルは不活性化されてお
り、かつ本来の記憶回路部とは完全に絶縁されている。
この種のダミーセルは本来のＳＲＡＭ記憶回路部同様Ｍ
ＯＳ型トランジスタと高抵抗負荷素子とから成る記憶素
子の繰り返しパターンで構成されている。記憶回路部
は、通常トランスファ・ゲート部とドライバトランジス
タ部とから成り、一導電型半導体結晶基体３１１の主表
面上に互いにフィールド絶縁膜３０９で絶縁分離され
る。そして、ＭＯＳトランジスタのゲート電極３０７は
半導体基体表面に形成されたゲート絶縁膜を介して形成
され、その一端が高抵抗負荷素子３１０に接続され、こ
れを経由して接地線に接続されるＭＯＳ型トランジスタ
のソース／ドレイン不純物領域３０８は、このゲート電
極３０７と自己整合的に基体と逆導電型不純物を導入し
て形成される。この不純物領域は、その一方が層間絶縁
膜に形成されたコンタクト孔を経由してビット線３０５
に接続される。しかし、本来の記憶回路セルとは異な
り、ダミー記憶回路部のビット線３０５は周辺回路へ引
き出さずに、接地配線層３０６に接続される。以上説明
した様に、ダミー記憶回路部の配線は全て接地線に接続
され、ダミー記憶回路内セルは不活性化されている。
【０００３】一方、従来技術において、プロセス条件変
動をモニターする方法のひとつとして、チップ毎の各種
トランジスタ，コンタクト抵抗の電気的素子特性を測定
可能とするため、図３−Ａに示す様に、各チップの周辺
部にＴＥＧ３０４を配置している。このＴＥＧの構造
は、本来の記憶回路部内素子の設計パターンと同等ある
いは類似させており、本来の記憶回路内の素子特性を可
能な限り反映するように設計されており、その素子の両
端には、電気的測定端子が直接設けられている。
動をモニターする方法のひとつとして、チップ毎の各種
トランジスタ，コンタクト抵抗の電気的素子特性を測定
可能とするため、図３−Ａに示す様に、各チップの周辺
部にＴＥＧ３０４を配置している。このＴＥＧの構造
は、本来の記憶回路部内素子の設計パターンと同等ある
いは類似させており、本来の記憶回路内の素子特性を可
能な限り反映するように設計されており、その素子の両
端には、電気的測定端子が直接設けられている。
【０００４】
【発明が解決しようとする課題】ＴＥＧ領域３０４は本
来の記憶回路部から離れた位置にあり、かつ孤立パター
ンであるため、実際の記憶回路セルと比較して、素子パ
ターンの疎密が大きく異なっている。このパターンの疎
密の差は加工寸法差を生じさせるので、従来のＴＥＧに
よる素子特性評価は、厳密には実際の素子特性を反映し
ていないという大きな欠点があった。従って、記憶回路
部内での素子特性バラツキ（記憶回路内の場所依存性）
を調べることも不可能であった。加えて、素子周辺に測
定端子を持つＴＥＧ領域部３０４は、チップ占有面積が
大きく、高集積化を妨げるという欠点もある。一方、上
述した従来技術によるダミー記憶回路は、本来の記憶回
路に隣接し、かつ本来の記憶回路を囲う構造となってい
る為、ダミー記憶回路セルは本来の記憶回路セルとほぼ
同等の加工寸法を有する。ところが、ダミー記憶回路は
セルは電気的に不活性化する必要がある為、ダミー記憶
回路内の電源供給配線３１０，ワード線３０７，ビット
線３０５は常に接地電位に固定され、本来の記憶回路部
セルと同等の素子特性を有するダミー記憶回路部セルを
持ちながら、その素子特性を測定することができないと
いう欠点があった。
来の記憶回路部から離れた位置にあり、かつ孤立パター
ンであるため、実際の記憶回路セルと比較して、素子パ
ターンの疎密が大きく異なっている。このパターンの疎
密の差は加工寸法差を生じさせるので、従来のＴＥＧに
よる素子特性評価は、厳密には実際の素子特性を反映し
ていないという大きな欠点があった。従って、記憶回路
部内での素子特性バラツキ（記憶回路内の場所依存性）
を調べることも不可能であった。加えて、素子周辺に測
定端子を持つＴＥＧ領域部３０４は、チップ占有面積が
大きく、高集積化を妨げるという欠点もある。一方、上
述した従来技術によるダミー記憶回路は、本来の記憶回
路に隣接し、かつ本来の記憶回路を囲う構造となってい
る為、ダミー記憶回路セルは本来の記憶回路セルとほぼ
同等の加工寸法を有する。ところが、ダミー記憶回路は
セルは電気的に不活性化する必要がある為、ダミー記憶
回路内の電源供給配線３１０，ワード線３０７，ビット
線３０５は常に接地電位に固定され、本来の記憶回路部
セルと同等の素子特性を有するダミー記憶回路部セルを
持ちながら、その素子特性を測定することができないと
いう欠点があった。
【０００５】
【課題を解決するための手段】本発明のダミー記憶回路
は、本来の記憶回路と同様のパターンを持ち、本来の記
憶回路を囲う数セル分のパターンで構成されるダミー記
憶回路内の任意の素子あるいは任意セルをＴＥＧパター
ンとして利用できる様、多層配線におり測定端子まで引
き出し、電気的に測定可能な構造を持つ。ただし、この
時ダミー記憶回路内の注目素子以外のセルは、電源供給
配線３１０，ワード線３０７，ビット線３０５を常に接
地電位に固定する構造となっており、従来技術と同様、
ダミー記憶回路内セルは電気的に不活性化している。
は、本来の記憶回路と同様のパターンを持ち、本来の記
憶回路を囲う数セル分のパターンで構成されるダミー記
憶回路内の任意の素子あるいは任意セルをＴＥＧパター
ンとして利用できる様、多層配線におり測定端子まで引
き出し、電気的に測定可能な構造を持つ。ただし、この
時ダミー記憶回路内の注目素子以外のセルは、電源供給
配線３１０，ワード線３０７，ビット線３０５を常に接
地電位に固定する構造となっており、従来技術と同様、
ダミー記憶回路内セルは電気的に不活性化している。
【０００６】
【実施例】本発明について、図面を参照して説明する。
図１−Ａは本発明の第１の実施例のダミー記憶回路配置
図である。従来技術との相違点は、ダミー記憶回路内素
子１０５を電気的測定できる様、多層配線により測定端
子１０６まで引き出されている点である。その測定素子
部１０５の縦断面図を図１−Ｂに示す。半導体基体１１
３の一主表面のトランスファゲート部にはソース層１１
０，ドレイン層１１４及びワード線用ゲート電極１０９
から成るＭＯＳトランジスタが形成され、このＭＯＳト
ランジスタのドレイン領域１１４には高抵抗負荷１１２
が接続されている。このトランスファトランジスタのソ
ース半導体層１１０には、第一の配線層１０８が接続さ
れ、測定端子Ｓまで引き出されている。一方、ドレイン
半導体層１１４は第一の配線層１０８に接続され、更に
第一の配線層１０８は第二の配線層１０７に接続され、
測定端子Ｄへ引き出される。このトランスファトランジ
スタのゲート電極１０９は隣接するビット線を用いて、
測定端子Ｇへ引き出される。前記測定端子Ｓ，Ｄ，Ｇに
外部電圧を直接印加することにより、本来の記憶回路と
同等の特性を有するトランスファトランジスタの特性を
測定することができる。また、注目素子を除いたダミー
記憶回路内セルは、従来のダミー記憶回路と同様、ビッ
ト線３０５，ワード線３０７を接地電位に固定されてお
り、本来の記憶回路及びダミー記憶回路内注目セルとは
電気的に絶縁されている。
図１−Ａは本発明の第１の実施例のダミー記憶回路配置
図である。従来技術との相違点は、ダミー記憶回路内素
子１０５を電気的測定できる様、多層配線により測定端
子１０６まで引き出されている点である。その測定素子
部１０５の縦断面図を図１−Ｂに示す。半導体基体１１
３の一主表面のトランスファゲート部にはソース層１１
０，ドレイン層１１４及びワード線用ゲート電極１０９
から成るＭＯＳトランジスタが形成され、このＭＯＳト
ランジスタのドレイン領域１１４には高抵抗負荷１１２
が接続されている。このトランスファトランジスタのソ
ース半導体層１１０には、第一の配線層１０８が接続さ
れ、測定端子Ｓまで引き出されている。一方、ドレイン
半導体層１１４は第一の配線層１０８に接続され、更に
第一の配線層１０８は第二の配線層１０７に接続され、
測定端子Ｄへ引き出される。このトランスファトランジ
スタのゲート電極１０９は隣接するビット線を用いて、
測定端子Ｇへ引き出される。前記測定端子Ｓ，Ｄ，Ｇに
外部電圧を直接印加することにより、本来の記憶回路と
同等の特性を有するトランスファトランジスタの特性を
測定することができる。また、注目素子を除いたダミー
記憶回路内セルは、従来のダミー記憶回路と同様、ビッ
ト線３０５，ワード線３０７を接地電位に固定されてお
り、本来の記憶回路及びダミー記憶回路内注目セルとは
電気的に絶縁されている。
【０００７】第２−Ａ図は本発明の第２の実施例のダミ
ー記憶回路内のセル特性評価用回路図である。第１の実
施例との相違点は、第１の実施例がダミー記憶回路内の
特定の素子に関する特性評価（トランジスタ特性，コン
タクト抵抗，層抵抗）であるのに対し、第２の発生部は
ダミー記憶回路内の１セルを基本としたセル特性評価で
あるという点である。以下、測定回路構成について説明
する。基本的にセルパターンは本来の記憶回路部と同様
である。ドライバトランジスタ２０５のドレインは接地
配線２０６に接続され、ドライバトランジスタ２０５の
ソースには高抵抗負荷２０３が接続され、電源供給配線
２０２へと接続され、ドライバトランジスタ２０５のゲ
ート電極を入力とし、ドライバトランジスタ２０５と、
高抵抗負荷２０３との接点Ｑ２を出力とするインバータ
回路を構成している。これら２組のインバータ回路を構
成している。これら２組のインバータ回路の入出力を交
互に接続することにより、フリップフロップ回路を構成
し、記憶素子を成している。ダミー記憶回路農の他のセ
ルを不活性化する為、ワード線２０１は接地電位に固定
されている。ここで、接点Ｑ１，Ｑ２はトランスファト
ランジスタ２０４に接続せず、多層配線２０７を用いて
測定端子２０９，２１０まで引き出される。また、高抵
抗負荷２０３に接続される電源供給配線２０２は、多層
配線により電源電圧短資２０８へ導かれている。これら
測定端子２０９，２１０，電源電圧端子２０８により、
本来の記憶回路内と同等の特性を有するメモリセルの安
定性に関する電気的特性評価が可能となる。詳しくは、
まず、電源電圧端子２０８に通常使用する、内部電圧
（例えば、４Ｖ）を印加し、第１の測定端子２０９には
ハイレベル（例えば、５Ｖ）［あるいはローレベル（例
えば、０Ｖ）］を、第２の測定端子２１０には第１の測
定端子２０９と逆レベルを印加する。その後、測定端子
２０９，２１０を開放状態とし、内部抵抗の極めて大き
い電圧測定器を用いて測定端子２０９あるいは測定端子
２１０の電位の時間的推移をモニターする。
ー記憶回路内のセル特性評価用回路図である。第１の実
施例との相違点は、第１の実施例がダミー記憶回路内の
特定の素子に関する特性評価（トランジスタ特性，コン
タクト抵抗，層抵抗）であるのに対し、第２の発生部は
ダミー記憶回路内の１セルを基本としたセル特性評価で
あるという点である。以下、測定回路構成について説明
する。基本的にセルパターンは本来の記憶回路部と同様
である。ドライバトランジスタ２０５のドレインは接地
配線２０６に接続され、ドライバトランジスタ２０５の
ソースには高抵抗負荷２０３が接続され、電源供給配線
２０２へと接続され、ドライバトランジスタ２０５のゲ
ート電極を入力とし、ドライバトランジスタ２０５と、
高抵抗負荷２０３との接点Ｑ２を出力とするインバータ
回路を構成している。これら２組のインバータ回路を構
成している。これら２組のインバータ回路の入出力を交
互に接続することにより、フリップフロップ回路を構成
し、記憶素子を成している。ダミー記憶回路農の他のセ
ルを不活性化する為、ワード線２０１は接地電位に固定
されている。ここで、接点Ｑ１，Ｑ２はトランスファト
ランジスタ２０４に接続せず、多層配線２０７を用いて
測定端子２０９，２１０まで引き出される。また、高抵
抗負荷２０３に接続される電源供給配線２０２は、多層
配線により電源電圧短資２０８へ導かれている。これら
測定端子２０９，２１０，電源電圧端子２０８により、
本来の記憶回路内と同等の特性を有するメモリセルの安
定性に関する電気的特性評価が可能となる。詳しくは、
まず、電源電圧端子２０８に通常使用する、内部電圧
（例えば、４Ｖ）を印加し、第１の測定端子２０９には
ハイレベル（例えば、５Ｖ）［あるいはローレベル（例
えば、０Ｖ）］を、第２の測定端子２１０には第１の測
定端子２０９と逆レベルを印加する。その後、測定端子
２０９，２１０を開放状態とし、内部抵抗の極めて大き
い電圧測定器を用いて測定端子２０９あるいは測定端子
２１０の電位の時間的推移をモニターする。
【０００８】まず、正常なセルの場合について述べる。
ハイレベルの書き込みを行った接点Ｑ１の電位は、図２
−Ｂに示すように初期印加電圧Ｖ１（例えば、５Ｖ）か
ら、ドライバトランジスタ２０５のオフ抵抗と高抵抗負
荷２０３の比によって決定される電圧Ｖ２（例えば、４
Ｖ）まで減少して、安定する。一方、ローレベルの書き
込みを行った接点Ｑ１の電位は、図２−Ｃに示すよう
に、初期印加電圧０Ｖから、ドライバトランジスタ２０
５のオン抵抗と高抵抗負荷２０３の比によって決定され
る電圧Ｖ３（例えば、０．７Ｖ）まで増加して安定す
る。この安定する電圧Ｖ２，Ｖ３のレベルによってセル
のアンバランス評価ができる。
ハイレベルの書き込みを行った接点Ｑ１の電位は、図２
−Ｂに示すように初期印加電圧Ｖ１（例えば、５Ｖ）か
ら、ドライバトランジスタ２０５のオフ抵抗と高抵抗負
荷２０３の比によって決定される電圧Ｖ２（例えば、４
Ｖ）まで減少して、安定する。一方、ローレベルの書き
込みを行った接点Ｑ１の電位は、図２−Ｃに示すよう
に、初期印加電圧０Ｖから、ドライバトランジスタ２０
５のオン抵抗と高抵抗負荷２０３の比によって決定され
る電圧Ｖ３（例えば、０．７Ｖ）まで増加して安定す
る。この安定する電圧Ｖ２，Ｖ３のレベルによってセル
のアンバランス評価ができる。
【０００９】次に、正常なセルでない場合について述べ
る。例えば接点Ｑ１，Ｑ２に存在する接合リークが大き
い場合や、接点Ｑ１あるいはＱ２が他の配線とのショー
トし、電荷のリークパスが存在する場合を考える。この
場合、測定端子２０９，２１０の電位の時か的推移は、
前述した正常セルの場合とは以下の様に異なってくる。
ハイレベルの書き込みを行った接点Ｑ１の電位は、図２
−Ｄに示すように、初期印加電圧Ｖ１から徐々に減少
し、ある電圧Ｖ４（例えば、３Ｖ）でセルが反転し、そ
の後急速に電圧レベルが減少して電圧Ｖ３にて安定す
る。一方、ローレベルの書き込みを行った接点Ｑ１の電
位は、図２−Ｅに示すように、初期印加電圧０Ｖから徐
々に増加し、ある電圧Ｖ５（例えば、２．５Ｖ）でセル
が反転し、その後急速に電圧レベルが増加して電圧Ｖ２
で安定する。
る。例えば接点Ｑ１，Ｑ２に存在する接合リークが大き
い場合や、接点Ｑ１あるいはＱ２が他の配線とのショー
トし、電荷のリークパスが存在する場合を考える。この
場合、測定端子２０９，２１０の電位の時か的推移は、
前述した正常セルの場合とは以下の様に異なってくる。
ハイレベルの書き込みを行った接点Ｑ１の電位は、図２
−Ｄに示すように、初期印加電圧Ｖ１から徐々に減少
し、ある電圧Ｖ４（例えば、３Ｖ）でセルが反転し、そ
の後急速に電圧レベルが減少して電圧Ｖ３にて安定す
る。一方、ローレベルの書き込みを行った接点Ｑ１の電
位は、図２−Ｅに示すように、初期印加電圧０Ｖから徐
々に増加し、ある電圧Ｖ５（例えば、２．５Ｖ）でセル
が反転し、その後急速に電圧レベルが増加して電圧Ｖ２
で安定する。
【００１０】
【発明の効果】実施例１で述べたように、本来の記憶回
路と同等の素子特性を有するダミー記憶回路内素子を測
定端子より直接、電気的測定可能となることから、各種
トランジスタ，コンタクト抵抗の電気的素子特性をモニ
ターする手段としては最適である。また、これまで調査
不可能であったメモリセルアレイ部内での素子特性バラ
ツキも、図４に示す様に、測定しようとする素子４０３
のセル位置を変えたＴＥＧを予め付加することで確認で
きる。更に、ＴＥＧの一部分をダミー記憶回路部内に組
み込むことによって、チップ面積の削減（１〜５％程度
削減）も可能である。
路と同等の素子特性を有するダミー記憶回路内素子を測
定端子より直接、電気的測定可能となることから、各種
トランジスタ，コンタクト抵抗の電気的素子特性をモニ
ターする手段としては最適である。また、これまで調査
不可能であったメモリセルアレイ部内での素子特性バラ
ツキも、図４に示す様に、測定しようとする素子４０３
のセル位置を変えたＴＥＧを予め付加することで確認で
きる。更に、ＴＥＧの一部分をダミー記憶回路部内に組
み込むことによって、チップ面積の削減（１〜５％程度
削減）も可能である。
【００１１】また、実施例２で述べたように、ダミー記
憶回路内セルの接点Ｑ１，Ｑ２から引き出された測定端
子２０９，２１０に書き込みに必要な電圧を印加した
後、測定端子２０９，２１０の電位の時間的推移をモニ
ターすることにより、本来の記憶回路内セルと同等のメ
モリセルの安定性評価及び接点Ｑ１，Ｑ２における大き
な電荷リークの有無が確認できる。この電気的測定を利
用することにより、製品不良原因の調査が容易となる。
憶回路内セルの接点Ｑ１，Ｑ２から引き出された測定端
子２０９，２１０に書き込みに必要な電圧を印加した
後、測定端子２０９，２１０の電位の時間的推移をモニ
ターすることにより、本来の記憶回路内セルと同等のメ
モリセルの安定性評価及び接点Ｑ１，Ｑ２における大き
な電荷リークの有無が確認できる。この電気的測定を利
用することにより、製品不良原因の調査が容易となる。
【図１】Ａは本発明の第１の実施例の上面図、Ｂは本発
明の第１の実施例の縦断面図
明の第１の実施例の縦断面図
【図２】Ａは本発明の第２の実施例のダミー記憶回路内
セル特性評価用回路図、Ｂは側定端子Ｄ電圧推移（正常
セルのハイレベル書き込み後）、Ｃは測定端子Ｄ電圧推
移（正常セルのローレベル書き込み後）、Ｄは測定端子
Ｄ電圧推移（不良セルのハイレベル書き込み後、）Ｅは
測定端子Ｄ電圧推移（不良セルのローレベル書き込み
後）
セル特性評価用回路図、Ｂは側定端子Ｄ電圧推移（正常
セルのハイレベル書き込み後）、Ｃは測定端子Ｄ電圧推
移（正常セルのローレベル書き込み後）、Ｄは測定端子
Ｄ電圧推移（不良セルのハイレベル書き込み後、）Ｅは
測定端子Ｄ電圧推移（不良セルのローレベル書き込み
後）
【図３】メモリセルアレイ部内での素子特性バラツキ調
査用実施例の上面図
査用実施例の上面図
【図４】Ａは従来法による実施例の上面図、Ｂは従来法
による実施例の縦断面図である。
による実施例の縦断面図である。
Claims (2)
- 【請求項１】 半導体基体の一表面に形成され、半導体
記憶回路と読み書きを制御する周辺回路との間に、本来
の記憶回路内セルと同様のパターンを有するダミー記憶
回路が設けられ、前記ダミー記憶回路内の任意素子ある
いは任意セルから、直接電気的測定可能な構造を持つこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 直接電気的測定可能とする手段として、
ダミー記憶回路内の任意素子あるいは任意セルから測定
端子まで、多層配線により接続されていることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14414293A JPH077064A (ja) | 1993-06-16 | 1993-06-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14414293A JPH077064A (ja) | 1993-06-16 | 1993-06-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077064A true JPH077064A (ja) | 1995-01-10 |
Family
ID=15355206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14414293A Pending JPH077064A (ja) | 1993-06-16 | 1993-06-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077064A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09213901A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | Ｔｅｇを備えた半導体メモリおよびその検査方法 |
| KR100284104B1 (ko) * | 1996-07-15 | 2001-04-02 | 니시무로 타이죠 | 반도체장치및그제조방법,로직셀라이브러리및그제조방법,반도체집적회로및폴리데이터 |
| KR100294962B1 (ko) * | 1997-09-19 | 2001-07-12 | 가네꼬 히사시 | 모니터링패턴을갖는반도체메모리장치 |
| JP2015122367A (ja) * | 2013-12-20 | 2015-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2017208560A (ja) * | 2017-07-07 | 2017-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-06-16 JP JP14414293A patent/JPH077064A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09213901A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | Ｔｅｇを備えた半導体メモリおよびその検査方法 |
| KR100284104B1 (ko) * | 1996-07-15 | 2001-04-02 | 니시무로 타이죠 | 반도체장치및그제조방법,로직셀라이브러리및그제조방법,반도체집적회로및폴리데이터 |
| KR100294962B1 (ko) * | 1997-09-19 | 2001-07-12 | 가네꼬 히사시 | 모니터링패턴을갖는반도체메모리장치 |
| JP2015122367A (ja) * | 2013-12-20 | 2015-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2017208560A (ja) * | 2017-07-07 | 2017-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990810 |