JPS63268189A - 記憶装置の試験方法 - Google Patents
記憶装置の試験方法Info
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- JPS63268189A JPS63268189A JP62101418A JP10141887A JPS63268189A JP S63268189 A JPS63268189 A JP S63268189A JP 62101418 A JP62101418 A JP 62101418A JP 10141887 A JP10141887 A JP 10141887A JP S63268189 A JPS63268189 A JP S63268189A
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- 230000003068 static effect Effects 0.000 claims description 2
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Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、メモリセル部とその周辺回路部とで構成さ
れる記憶装置に関するもので、特に記憶装置の製造上の
欠陥を調査する時に使用されるものである。
れる記憶装置に関するもので、特に記憶装置の製造上の
欠陥を調査する時に使用されるものである。
（従来の技術）
一般に記１！装置においては、メモリセル一部に製造上
の欠陥（例えばシリコン基板の結晶欠陥）が発生してリ
ーク電流が生ずると、メモリセルに保持したデータの“
Ｈ″レベル低下し、最終的にはメモリセルに記憶したデ
ータが反転してしまう。このような不良を調査する場合
には、まずメモリセルにデータを書き込み、その後ワー
ド線を閉じてスタンドバイ状態とし、この状態で一定時
間放置した後、再びデータを読み出して書き込んだデー
タが反転しているか否かを調べている。
の欠陥（例えばシリコン基板の結晶欠陥）が発生してリ
ーク電流が生ずると、メモリセルに保持したデータの“
Ｈ″レベル低下し、最終的にはメモリセルに記憶したデ
ータが反転してしまう。このような不良を調査する場合
には、まずメモリセルにデータを書き込み、その後ワー
ド線を閉じてスタンドバイ状態とし、この状態で一定時
間放置した後、再びデータを読み出して書き込んだデー
タが反転しているか否かを調べている。
第６図は、上記メモリセルの一例としてＭＯ８型スタテ
ィックＲＡＭにおけるＥ／Ｒ型メセメモリセル成例を示
している。図においてＢＬ、ＢＬはビット線対、ＷＬは
ワード線で、このワード線Ｗしとビット線対ＢＬ、ＢＬ
との交差位置にメモ１！セル旦が配設される。このメモ
リセル旦は、一端が電ＷＡ Ｖ ｃｃが供給される電源
端子１２． 、１２２にそれぞれ接続される高抵抗負荷
素子Ｒ１、Ｒ２と、これら高抵抗負荷素子Ｒ１、Ｒ２の
他端側の記憶ノードＮｌ 、Ｎ２にドレイン、ゲートが
それぞれクロスカップルに接続され、ソースが接地点Ｖ
ｓｓに接続される一対のＭＯＳＦＥＴ Ｑｌ 、Ｑ２
と、上記各記憶ノードＮ１ 、Ｎ２と上記ビット線対Ｂ
Ｌ、ＢＬ間にそれぞれ接続され各ゲートが上記ワード線
ＷＬに接続される転送用のＭＯ８ＦＥＴＱ３ 、Ｑ４と
から成る。なお、上記リーク電流による電流経路を抵Ｆ
Ｌｒで等価的に表わす。
ィックＲＡＭにおけるＥ／Ｒ型メセメモリセル成例を示
している。図においてＢＬ、ＢＬはビット線対、ＷＬは
ワード線で、このワード線Ｗしとビット線対ＢＬ、ＢＬ
との交差位置にメモ１！セル旦が配設される。このメモ
リセル旦は、一端が電ＷＡ Ｖ ｃｃが供給される電源
端子１２． 、１２２にそれぞれ接続される高抵抗負荷
素子Ｒ１、Ｒ２と、これら高抵抗負荷素子Ｒ１、Ｒ２の
他端側の記憶ノードＮｌ 、Ｎ２にドレイン、ゲートが
それぞれクロスカップルに接続され、ソースが接地点Ｖ
ｓｓに接続される一対のＭＯＳＦＥＴ Ｑｌ 、Ｑ２
と、上記各記憶ノードＮ１ 、Ｎ２と上記ビット線対Ｂ
Ｌ、ＢＬ間にそれぞれ接続され各ゲートが上記ワード線
ＷＬに接続される転送用のＭＯ８ＦＥＴＱ３ 、Ｑ４と
から成る。なお、上記リーク電流による電流経路を抵Ｆ
Ｌｒで等価的に表わす。
上記のような構成において、リーク電流１ｒによって不
良となるモードは、記憶ノードＮ１゜Ｎ２の容５１１ｉ
：ｃ、ビット線ＢＬ、ＢＬからこれらの記憶ノードＮ１
、Ｎ２に印加する電圧をＶ、高抵抗負荷素子Ｒ２を流
れる電流を■Ｒ１放置時間をｔとすると、 Ｃ−Ｖ＋Ｉｎ−ｔ＜Ｉｒ−ｔ−（１） となり、上式（１）を満足した時に記憶データが反転す
る。
良となるモードは、記憶ノードＮ１゜Ｎ２の容５１１ｉ
：ｃ、ビット線ＢＬ、ＢＬからこれらの記憶ノードＮ１
、Ｎ２に印加する電圧をＶ、高抵抗負荷素子Ｒ２を流
れる電流を■Ｒ１放置時間をｔとすると、 Ｃ−Ｖ＋Ｉｎ−ｔ＜Ｉｒ−ｔ−（１） となり、上式（１）を満足した時に記憶データが反転す
る。
ところで、実際に上記リーク電流゛による不良を調査す
る場合には、長時間放置しなければならないため、上式
（１）における電圧Ｖを極力小さくすることにより高抵
抗負荷素子に流れる電流ＩＲを少なくし、できるだけ短
時間で調査できるようにしている。
る場合には、長時間放置しなければならないため、上式
（１）における電圧Ｖを極力小さくすることにより高抵
抗負荷素子に流れる電流ＩＲを少なくし、できるだけ短
時間で調査できるようにしている。
しかしながら、従来の記憶装置においてはメモリセル部
とその周辺回路部の電源が共通であるため、周辺回路部
が動作上問題とならない程度までしかメモリセル部の電
源電圧を低くできず、電流ＩＲの低減には限界があるた
め不良モードの調査に多大な時間を費す欠点がある。
とその周辺回路部の電源が共通であるため、周辺回路部
が動作上問題とならない程度までしかメモリセル部の電
源電圧を低くできず、電流ＩＲの低減には限界があるた
め不良モードの調査に多大な時間を費す欠点がある。
（発明が解決しようとする問題点）
上述したように従来の記憶装置では、メモリセル部に発
生したリーク電流による不良の調査に長時間を要する欠
点がある。
生したリーク電流による不良の調査に長時間を要する欠
点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、メモリセル部に発生したリー
ク電流による不良の調査を短時間で行なえる記憶装置を
提供することである。
その目的とするところは、メモリセル部に発生したリー
ク電流による不良の調査を短時間で行なえる記憶装置を
提供することである。
［発明の構成］
（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、メモリ
セル部の電源線と周辺回路部の電源線を独立して配線し
、それぞれの電源線に電源端子を接続してこれらの電源
端子から個別に電源を供給可能に構成している。
発明においては、上記の目的を達成するために、メモリ
セル部の電源線と周辺回路部の電源線を独立して配線し
、それぞれの電源線に電源端子を接続してこれらの電源
端子から個別に電源を供給可能に構成している。
このように構成することにより、リーク電流による不良
の調査時に周辺回路部には通常の動作電源電圧を供給し
て通常動作させつつ、メモリセル部の電源電圧を充分に
低く設定することにより高抵抗負荷素子を流れる電流を
極力少なくできるので調査時間が短縮できる。
の調査時に周辺回路部には通常の動作電源電圧を供給し
て通常動作させつつ、メモリセル部の電源電圧を充分に
低く設定することにより高抵抗負荷素子を流れる電流を
極力少なくできるので調査時間が短縮できる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図において、１３はメモリセル部、１４は周
辺回路部で、上記メモリセル部１３には電源線１５を介
して電源端子１６が、上記周辺回路部１４には電源＄１
１７を介して電源端子１８がそれぞれ接続される。そし
て、これらメモリセル部１３及び周辺回路部１４の接地
＄９１９．２０はそれぞれ共通に接地点ＶＳＳに接続さ
れる。
する。第１図において、１３はメモリセル部、１４は周
辺回路部で、上記メモリセル部１３には電源線１５を介
して電源端子１６が、上記周辺回路部１４には電源＄１
１７を介して電源端子１８がそれぞれ接続される。そし
て、これらメモリセル部１３及び周辺回路部１４の接地
＄９１９．２０はそれぞれ共通に接地点ＶＳＳに接続さ
れる。
このような構成によれば、メモリセル部１３と周辺回路
部１４をそれぞれ独立した電源で駆動できる。
部１４をそれぞれ独立した電源で駆動できる。
従って、メモリセル部１３の製造上の欠陥によるリ−り
電流を確認する際には、メモリセル部１３のメモリセル
にデータを書き込んでワード線を閉じた後、周辺回路部
１４には電Ｍ端子１８がら通常の動作電源電圧を与え、
電源端子１６を接地する。このようにすることによって
、メモリセルは等価的に第２図に示すように置き換えら
れたことになる。従って１．メモリセル部１３への電源
の供給はなくなり、高抵抗負荷素子Ｒ２を介して記憶ノ
ードＮ２の電荷を放電するため、上式（１）は、 Ｃ−Ｖ−（Ｉｒ＋Ｉ＊）ｔ”（２） となる。上記高抵抗負荷素子Ｒ２を介して流れる電流Ｉ
Ｒは、この素子Ｒ２の抵抗値とビット線ＢＬの電圧■と
から予めわかっているので、この電流ＩＲを考慮すれば
リーク電１１ｒを求めることができ、記憶ノードＮ２の
放電を短時間で行なえるので不良の調査時間を短縮でき
る。
電流を確認する際には、メモリセル部１３のメモリセル
にデータを書き込んでワード線を閉じた後、周辺回路部
１４には電Ｍ端子１８がら通常の動作電源電圧を与え、
電源端子１６を接地する。このようにすることによって
、メモリセルは等価的に第２図に示すように置き換えら
れたことになる。従って１．メモリセル部１３への電源
の供給はなくなり、高抵抗負荷素子Ｒ２を介して記憶ノ
ードＮ２の電荷を放電するため、上式（１）は、 Ｃ−Ｖ−（Ｉｒ＋Ｉ＊）ｔ”（２） となる。上記高抵抗負荷素子Ｒ２を介して流れる電流Ｉ
Ｒは、この素子Ｒ２の抵抗値とビット線ＢＬの電圧■と
から予めわかっているので、この電流ＩＲを考慮すれば
リーク電１１ｒを求めることができ、記憶ノードＮ２の
放電を短時間で行なえるので不良の調査時間を短縮でき
る。
第３図は、記憶ノードの放置時間（放電時間）と不良率
との関係を示している。図示する如く、ｒ≧Ｒ２の時（
リーク電流が極少ない良品の場合）は、メモリセルの記
憶データが反転する時間は記憶ノードの容量と高抵抗負
荷素子の抵抗値とのＯＲ時定数で決まる点に数多く分布
する。また、ｒ＜Ｒ２の時（リーク電流が大きい場合）
は、上記ＯＲ時定数で決まる放電時間より短い時間でメ
モリセルの記憶データが反転する。一方、上記ＯＲ時定
数で決まる放電時間より長い時間でメモリセルの記憶デ
ータが反転する場合には、高抵抗負荷素子が製造上の欠
陥等により異常に大きくなった場合である。従って、記
憶ノードが放電されるまでの時間を調べることによって
、良品であるのかリーク電流による不良品であるのか、
あるいは高抵抗負荷素子の不良であるのかを容易に知る
ことができる。
との関係を示している。図示する如く、ｒ≧Ｒ２の時（
リーク電流が極少ない良品の場合）は、メモリセルの記
憶データが反転する時間は記憶ノードの容量と高抵抗負
荷素子の抵抗値とのＯＲ時定数で決まる点に数多く分布
する。また、ｒ＜Ｒ２の時（リーク電流が大きい場合）
は、上記ＯＲ時定数で決まる放電時間より短い時間でメ
モリセルの記憶データが反転する。一方、上記ＯＲ時定
数で決まる放電時間より長い時間でメモリセルの記憶デ
ータが反転する場合には、高抵抗負荷素子が製造上の欠
陥等により異常に大きくなった場合である。従って、記
憶ノードが放電されるまでの時間を調べることによって
、良品であるのかリーク電流による不良品であるのか、
あるいは高抵抗負荷素子の不良であるのかを容易に知る
ことができる。
第４図は、この発明の他の実施例を説明するためのもの
で、上記実施例ではＥ／Ｒ型のメモリセルを例に取って
シリコン基板の結晶欠陥によるリーク電流を調べる場合
について説明したが、同様にメモリセル部と周辺回路部
にそれぞれ独立した電源端子を設けることにより寄生ダ
イオードによるデータ保持能力への影響を調べることも
できる。
で、上記実施例ではＥ／Ｒ型のメモリセルを例に取って
シリコン基板の結晶欠陥によるリーク電流を調べる場合
について説明したが、同様にメモリセル部と周辺回路部
にそれぞれ独立した電源端子を設けることにより寄生ダ
イオードによるデータ保持能力への影響を調べることも
できる。
第４因において前記第１図と同一構成部分には同じ符号
を付しており、′Ｒ源端子１２． 、１２２と記憶ノー
ドＮ１ 、Ｎ２間にはそれぞれ、ゲート、ドレイン間が
クロスカップルに接続されたＰチャネル型のＭＯＳＦＥ
Ｔ Ｑ５ 、Ｑ６が接続され、上記記憶ノードＮ１と
ＭＯＳＦＥＴ Ｑ５のドレイン間には寄生ダイオード
Ｄ１が、上記記憶ノードＮ２とＭＯＳＦＥＴ Ｑ６の
ドレイン間には寄生ダイオードＤ２がそれぞれ形成され
る。なお、こノ際、ＭＯＳＦＥＴ Ｑｌ 、Ｑ２ は
Ｎチｖネル型であり、２つのＣＭＯＳインバータの人、
出力端子がそれぞれ接続された構成となっている。
を付しており、′Ｒ源端子１２． 、１２２と記憶ノー
ドＮ１ 、Ｎ２間にはそれぞれ、ゲート、ドレイン間が
クロスカップルに接続されたＰチャネル型のＭＯＳＦＥ
Ｔ Ｑ５ 、Ｑ６が接続され、上記記憶ノードＮ１と
ＭＯＳＦＥＴ Ｑ５のドレイン間には寄生ダイオード
Ｄ１が、上記記憶ノードＮ２とＭＯＳＦＥＴ Ｑ６の
ドレイン間には寄生ダイオードＤ２がそれぞれ形成され
る。なお、こノ際、ＭＯＳＦＥＴ Ｑｌ 、Ｑ２ は
Ｎチｖネル型であり、２つのＣＭＯＳインバータの人、
出力端子がそれぞれ接続された構成となっている。
第５図（ａ）、（ｂ）は上記第４図の回路のパターン構
成を示しており、（ａ）図はパターン平面図、（ｂ）図
は（ａ）図のＡ−Ａ−線に沿った断面構成図である。第
５図において前記第４図に対応する部分には同じ符号を
付しており、シリコン基板２１上にはフィールド酸化膜
２２が選択的に形成され、このフィールド酸化１Ｉ２２
上にＰ型のポリシリコン層２３およびＮ型のポリシリコ
ン層２４が形成される。この際、上記Ｐ型ポリシリコン
１１２３とＰ＋型の拡散層２５とがダイレクト コンタ
クト３３１によって接続され、上記Ｎ型ポリシリコン層
２４とＮ４型の拡散１２６とがダイレクト コンタクト
３３３によって接続される。また、ＭＯＳＦＥＴの形成
部分のポリシリコン！１１２３．２４と基板２１Ｂには
ゲート絶縁［１２７，２８が形成される。上記ポリシリ
コン１１２３．２４上には第１の層間絶縁膜２９を介し
て第１ｍ１目のアルミ層から成る′Ｒ源ＶＣＣ線３０．
接地Ｖｓｓ線３１およびワード線ＷＬが形成される。上
記１１Ｖｃｃ線３０．接地Ｖｓｓ線３１およびワード線
ＷＬ上には、第２の１１間絶縁１９３２を介してこれら
の配線と交差する方向に第２１１目のアルミ層から成る
ビットＩＢＬ、ＢＬが形成される。なお、３３２ 、３
３４ 、３３ｓはダイレクト コンタクト、３４はビア
コンタクトである。
成を示しており、（ａ）図はパターン平面図、（ｂ）図
は（ａ）図のＡ−Ａ−線に沿った断面構成図である。第
５図において前記第４図に対応する部分には同じ符号を
付しており、シリコン基板２１上にはフィールド酸化膜
２２が選択的に形成され、このフィールド酸化１Ｉ２２
上にＰ型のポリシリコン層２３およびＮ型のポリシリコ
ン層２４が形成される。この際、上記Ｐ型ポリシリコン
１１２３とＰ＋型の拡散層２５とがダイレクト コンタ
クト３３１によって接続され、上記Ｎ型ポリシリコン層
２４とＮ４型の拡散１２６とがダイレクト コンタクト
３３３によって接続される。また、ＭＯＳＦＥＴの形成
部分のポリシリコン！１１２３．２４と基板２１Ｂには
ゲート絶縁［１２７，２８が形成される。上記ポリシリ
コン１１２３．２４上には第１の層間絶縁膜２９を介し
て第１ｍ１目のアルミ層から成る′Ｒ源ＶＣＣ線３０．
接地Ｖｓｓ線３１およびワード線ＷＬが形成される。上
記１１Ｖｃｃ線３０．接地Ｖｓｓ線３１およびワード線
ＷＬ上には、第２の１１間絶縁１９３２を介してこれら
の配線と交差する方向に第２１１目のアルミ層から成る
ビットＩＢＬ、ＢＬが形成される。なお、３３２ 、３
３４ 、３３ｓはダイレクト コンタクト、３４はビア
コンタクトである。
このような構成では、ポリシリコン層２３．２４間にＰ
Ｎ接合が形成され（ダイオード［）１ 、 Ｄ２ ＞、
ノードＮｌ 、Ｎ３問およびノードＮ２ 、Ｎ４間に上
記寄生ダイオードＤＩ 、Ｄ２によるブレークダウン電
圧だけの電位差が生ずる。しかし、多結晶シリコン層間
でＰＮ接合を形成することは難しいため、上記寄生ダイ
オードＤＩ 、Ｄ２の特性にばらつきが生ずる。このた
め、メモリセルのデータ保持能力が影響を受けてデータ
が反転することがある。そこで、前記第４図に示したよ
うな構成のメモリセルのデータ保持能力を調べる際、上
記実施例と同様にして周辺回路部には通常の動作電源電
圧を与えつつ、メモリセル部の電ｉ１！電圧のみを低下
させることによりテスト条件を加速して短時間で不良解
析が行なえる。
Ｎ接合が形成され（ダイオード［）１ 、 Ｄ２ ＞、
ノードＮｌ 、Ｎ３問およびノードＮ２ 、Ｎ４間に上
記寄生ダイオードＤＩ 、Ｄ２によるブレークダウン電
圧だけの電位差が生ずる。しかし、多結晶シリコン層間
でＰＮ接合を形成することは難しいため、上記寄生ダイ
オードＤＩ 、Ｄ２の特性にばらつきが生ずる。このた
め、メモリセルのデータ保持能力が影響を受けてデータ
が反転することがある。そこで、前記第４図に示したよ
うな構成のメモリセルのデータ保持能力を調べる際、上
記実施例と同様にして周辺回路部には通常の動作電源電
圧を与えつつ、メモリセル部の電ｉ１！電圧のみを低下
させることによりテスト条件を加速して短時間で不良解
析が行なえる。
［発明の効果］
以上説明したようにこの発明によれば、メモリセル部に
発生したリーク電流による不良の調査を短時間で行なえ
る記憶装置が得られる。
発生したリーク電流による不良の調査を短時間で行なえ
る記憶装置が得られる。
第１図はこの発明の一実施例に係わる記憶装置について
説明するための図、第２図は上記第１図の回路における
メモリセルの構成例を示す図、第３図は放置時間と不良
率との関係について説明するための図、第４図および第
５図はそれぞれこの発明の他の実施例について説明する
ための因、第６図は従来の記憶装置について説明するた
めの図である。 １３・・・メモリセル部、１４・・・周辺回路部、１５
．１７・・・電源線、１６．１８・・・電源端子、１９
．２０・・・接地線。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第５図（ｂ） 第６図
説明するための図、第２図は上記第１図の回路における
メモリセルの構成例を示す図、第３図は放置時間と不良
率との関係について説明するための図、第４図および第
５図はそれぞれこの発明の他の実施例について説明する
ための因、第６図は従来の記憶装置について説明するた
めの図である。 １３・・・メモリセル部、１４・・・周辺回路部、１５
．１７・・・電源線、１６．１８・・・電源端子、１９
．２０・・・接地線。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第５図（ｂ） 第６図
Claims (1)
- スタティック型のメモリセル部とその周辺回路部とか
ら成る記憶装置において、上記メモリセル部に第１の電
源を供給するための第１の電源端子と、上記周辺回路部
に第２の電源を供給するための第２の電源端子とを具備
し、メモリセル部の電源を周辺回路部とは独立に供給可
能に構成したことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101418A JPH0614439B2 (ja) | 1987-04-24 | 1987-04-24 | 記憶装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101418A JPH0614439B2 (ja) | 1987-04-24 | 1987-04-24 | 記憶装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63268189A true JPS63268189A (ja) | 1988-11-04 |
| JPH0614439B2 JPH0614439B2 (ja) | 1994-02-23 |
Family
ID=14300160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62101418A Expired - Lifetime JPH0614439B2 (ja) | 1987-04-24 | 1987-04-24 | 記憶装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614439B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132929A (en) * | 1987-12-23 | 1992-07-21 | Kabushiki Kaisha Toshiba | Static RAM including leakage current detector |
| US5159571A (en) * | 1987-12-29 | 1992-10-27 | Hitachi, Ltd. | Semiconductor memory with a circuit for testing characteristics of flip-flops including selectively applied power supply voltages |
| JP2010192013A (ja) * | 2009-02-16 | 2010-09-02 | Panasonic Corp | 半導体集積回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4768437B2 (ja) * | 2005-12-26 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56127526U (ja) * | 1980-02-25 | 1981-09-28 |
-
1987
- 1987-04-24 JP JP62101418A patent/JPH0614439B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56127526U (ja) * | 1980-02-25 | 1981-09-28 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5159571A (en) * | 1987-12-29 | 1992-10-27 | Hitachi, Ltd. | Semiconductor memory with a circuit for testing characteristics of flip-flops including selectively applied power supply voltages |
| JP2010192013A (ja) * | 2009-02-16 | 2010-09-02 | Panasonic Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0614439B2 (ja) | 1994-02-23 |
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