JPH01132156A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置、特にＤＲＡＭ（＝Ｄｙｎ
ａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ
）のメモリセルのセルプレートに供給する電位を切り換
える手段に関するものである。

〔従来の技術〕

第２図は従来の半導体記憶装置のメモリセルを示す断面
図である。同図において、１はＰ型の半導体基板であり
、この半導体基板１上に素子分離用の分離絶縁膜２が形
成される。また、半導体基板１の表面に電荷を蓄積して
情報を記憶するためのＮ＋型の不純物拡散層３が形成さ
れ、この不純物拡散層３に接してＮ＋型の第１ソース・
ドレイン領域４が形成されるとともに、第１ンース・ド
レイン領域４に対向してＮ＋型の第２ソース・ドレイン
領域５が形成される。そして、これら半導体基板１１分
離絶縁膜２．不純物拡散層３．第１ソース・ドレイン領
域４および第２ソース・ドレイン領域５上に絶縁膜６が
形成され、分離絶縁膜２および不純物拡散層３に位置す
る絶縁膜６上にポリシリコンよりなるセルプレート７が
形成される。この場合、不純物拡散層３．絶縁膜６およ
びセルプレート７でキャパシターセルを構成する。

また、第１ソース・ドレイン領域４と第２ソース・ドレ
イン領域５とで挟まれた半導体基板１に位置する絶縁膜
６上にゲート領域８が形成される。

この場合、半導体基板１．第１ソース・ドレイン領域４
．第２ソース・ドレイン領［５，絶縁膜６およびゲート
領域８でトランスファーゲートを構成する。なお、第２
ソース・ドレイン領域５はビット線（図示省略）を介し
てセンスアンプ（図示省略）と電気的に接続され、ゲー
ト領域８はワード線（図示省略）と電気的に接続される
。

次に、キャパシターセルに記憶しようとするデータの書
き込み動作について説明する。まず、キャパシターセル
に古き込みを行うデータがビット線に供給される。そし
て、ワード線の電位がトランスフ戸−ゲートのしきい値
電圧以上になると、ゲート領域８の真下の半導体基板１
にＮ型反転層のチャネル領域が形成され、ソース・ドレ
イン領域４．５間が導通する。したがって、ビット線の
電位レベルがキャパシターセルに保持される。

一方、キャパシターセルに記憶されているデータの読み
出し動作は、まず所望のキャパシターセルに対応するワ
ード線にトランスファーゲートのしきい値電圧以上の電
位が供給される。そして、上記と同様にソース・ドレイ
ン領域４．５間が導通し、読み出し動作の当初はリファ
レンスレベルと同一レベルであったビット線の電位レベ
ルが変化する。ここで、リファレンスレベルとは、電源
電位Ｖ。０と接地電位ｖ８８との中間の一定レベルに決
められているものである。そして、センスアンプ（図示
省略）でその電位レベルの変化が増幅されて“１″ある
いは０°゛のデータとして読み出される。

〔発明が解決しようとする問題点〕

上記のように構成された半導体記憶装置に対し、従来は
セルプレート７に供給する電位として電源電（ＱＶｃｃ
あるいは接地電位ｖ８．が与えられていた。

しかしながら、近年パターンレイアウトの微細化に伴っ
て、不純物拡散層３とセルプレート７との間に位置する
絶縁膜６の厚みが薄く仕上げられるようになると、例え
ばセルプレート７に供給する電位を電源電位■。０とし
て不純物拡散ｍ３に接地電位ｖ、８が与えられた場合あ
るいは逆の場合には、不純物拡散層３とセルプレート７
との電位差がＶｏＣとなって、電界の集中等より前記絶
縁膜６が破壊されることがあった。

そこで、電界集中を緩和して絶縁膜６の破壊を防止する
目的でセルプレート７に（Ｖｏ。／２）の電位を供給す
るＶ。ｏ／２セルプレート方式が近年採用されるように
なってきている。このように、セルプレート７に（Ｖｏ
。／２）の電位を供給する場合には不純物拡散層３とセ
ルプレート７との間の電位差は（Ｖｏｏ／２）となり、
電界集中が緩和されて絶縁１１０６の破壊が防止される
。

しかしながら、ｖｏｏ／２セルプレート方式を採用した
場合には、−旦、絶縁膜６の破壊を起こし、不良となっ
たメモリセルの不良原因をテスタ（図示省略）により特
定する場合には次のような不具合が生じる。すなわち、
通常、メモリセルのテストは、メモリセルに−Ｈデータ
を書き込んでから再度そのメモリセルよりデータを読み
出して、読み出されたデータが内き込まれたデータと同
一であるかを確認することにより行われる。いま、セル
プレート７に電源電位ｖＣｏが供給される方式の場合に
ついて考えると、絶縁膜６に絶縁破壊が生じていれば、
メモリセルに“０”を書き込んでそのデータをメモリセ
ルより読み出した際に、電源電位■。０がセルプレート
７、絶縁膜６の絶縁破壊部、不純物拡散層３．第１ソー
ス・ドレイン領域４および第２ソース・ドレイン領域５
を介してビット線に電気的に接続されてビット線の電位
が高くなるので、その電位変化がセンスアンプにより増
幅されてメモリセルのデータは１″であると判定される
。すなわち、上記の場合には、メモリセルに古き込まれ
たデータとメモリセルから読み出されたデータとが不一
致となるため、絶縁１１１！！６の破壊による不良が特
定される。

また、セルプレート７に接地電位ｖ８８が供給される方
式の場合について考えると、絶縁膜６に絶縁破壊が生じ
ていれば、メモリセルに“１″を占き込んでそのデータ
をメモリセルより読み出した際に、接地電位Ｖ８８がセ
ルプレート７、絶縁膜６の絶縁破壌部、不純物拡散層３
．第１ソース・ドレイン領域４および第２ソース・ドレ
イン領域５を介してビット線に電気的に接続されてビッ
ト線の電位が低くなるので、その電位変化がセンスアン
プにより増幅されてメモリセルのデータは°Ｏ”である
と判定される。すなわち上記の場合にも、メモリセルに
書き込まれたデータとメモリセルから読み出されたデー
タとが不一致となるため、絶縁膜６の破壊による不良が
特定される。

一方、セルプレート７に（ＶＣＣ／２）が供給される方
式の場合について考えると、絶縁膜６に絶縁破壊が生じ
ていれば、メモリセルに′１″あるいは“Ｏ″のいずれ
のデータを書き込んだ場合でも、データをメモリセルか
ら読み出した際には、（■ｏｏ／２）の電位がセルプレ
ート７、絶縁膜６の絶縁破壊部、不純物拡散層３．第１
ソース・ドレイン領域４および第２ソース−ドレイン領
域５を介してビット線に与えられることになり、この電
位は電源電位Ｖ。０と接地電位ｖＳ８との中間のレベル
に設定されたリファレンスレベルと等しいためビット線
の電位変化は極めて小さい。したがって、センスアンプ
の感度またセンスのタイミング等によりセンスアンプの
増幅により得られたデータは“１″にもあるいはＯ′′
にも判定される可能性があり、言い換えれば絶縁膜６に
絶縁破壊があるにもかかわらず古き込まれたデータと読
み出されたデータとが一致して良品と判定されることが
あり、絶縁膜破壊による不良を特定することが不可能で
あるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、通常使用時においては絶縁膜の破壊を防止で
き、テスト時においては前記絶縁膜破壊による不良を特
定できる半導体記憶装置を提供することを目的とする。

〔問題点を解決するための手段〕

この発明は、半導体基板の上層部に電極層を形成し、前
記電極層上に絶縁膜を形成し、前記絶縁膜上にセルプレ
ートを形成した半導体記憶装置において、制御信号に基
づき、通常使用時には第１基準電位と第２基準電位との
間の電位を前記セルプレートに供給する一方、テスト時
には前記第１あるいは′第２基準電位のいずれか一方を
前記セルプレートに供給する切換え回路を設けている。

Ｃ作用〕 この発明における半導体記憶装置は、制御信号に基づき
、通常使用時には第１基準電位と第２基準電位との間の
電位のいずれか一方がセルプレートに供給され、絶縁膜
の破壊を防止する一方、テスト時には第１あるいは第２
基準電位のいずれか一方が前記セルプレートに供給され
、前記絶縁膜の破壊の有無の判定を容易にする。

〔実施例〕

第１図はこの発明に係る一実施例を示す図である。同図
において、１〜８は従来例である第２図と同じであり、
９は（Ｖｏ。／２）を発生させる第１電源発生回路であ
り、１０は電源電位Ｖ。。あるいは接地電位ｖＳ８を発
生させる第２電源発生回路である。これら第１および第
２電源発生回路９゜１０は切換え回路ＳＣに接続され、
この切換え回路ＳＣにより第１あるいは第２電源発生回
路９゜１０より出力される電位のうち一方がセルプレー
ト７に供給されるように構成されている。

第２電源発生回路１０は１個のＣＭＯＳインバータ■に
より構成されており、このＣＭＯＳインバータＩの入力
側には内部制御信号Ｓ１が入力され、出力側は切換え回
路ＳＣに接続されている。

また、切換え回路ＳＣは２個のＮチャネルＭＯＳトラン
ジスタＱ、、Ｑ２により構成され、内部制御信号Ｓ２が
ゲートに与えられるＮチャネルＭＯＳトランジスタＱ１
の一方の電極は第１電源発生回路９の出力側に接続され
るとともに、内部制御信号Ｓ２の反転信号である内部制
御信号Ｓ２がゲートに与えられるＮチャネルＭｏＳトラ
ンジスタＱ２の一方の電極は第２電源発生回路１０の出
力側に接続される。そして、ＮチャネルＭＯＳトランジ
スタＱ、Ｑ２のそれぞれの他方の電極同士が接続されて
、その接続点がセルプレート７と接続される。

次に、動作について説明する。まず、通常使用時には、
つぎのようにして（Ｖｏ。／２）の電位がセルプレート
７に供給される。すなわち半導体記憶装置の外部からの
制御により内部制御信号Ｓ２が高レベル（以下「“’Ｈ
”Ｊという）とされるとともに、内部制御信号Ｓ２が低
レベル（以下［”　Ｌ　”　Ｊという）とされる。これ
によりＮチャネルＭＯＳトランジスタＱ１が導通状態に
なる一方、ＮチャネルＭＯＳトランジスタＱ２が遮断状
態になり、第１電源発生回路９からＮチャネルＭＯＳト
ランジスタＱ１を介してセルプレート７に（Ｖ　、ｏ／
　２　）が供給される。

一方、絶縁膜６の破壊の有無をテストする時には、つぎ
のようにして電源電位Ｖ。。あるいは接地電位ｖ８８が
セルプレート７に供給される。すなわち半導体記憶装置
の外部からの制御により、内部制御信号Ｓ２．８２がそ
れぞれ“Ｌ”と“ＨＩＴに設定される。これによりＮチ
ャネルＭＯＳトランジスタＱ１が遮断状態になる一方、
ＮチャネルＭＯＳトランジスタＱ２が導通状態になり、
第１電源発生回路９からＮチャネルＭＯＳトランジスタ
Ｑ２を介してセルプレート７に第２電源発生回路１０の
出力が供給される。ここで、第２電源発生回路１０の出
力レベルは、内部制御信号Ｓ１として電源電位Ｖ。０が
与えられるとＣＭＯＳインバーターにより反転されて接
地電位ｖ８８が出力される一方、内部制御信号Ｓ　とし
て接地電位ｖ８８が与えられるとＣＭＯＳインバーター
により反転されて電源電位■。０が出力される。このよ
うに、第２電源発生回路１０から、電源電位Ｖ。。ある
いは接地電位ｖ８８のどちらか一方の電位がセルプレー
ト７に供給されるので、従来と同様にして、絶縁膜６の
破壊の有無を容易に特定することができる。

なお、内部制御信号Ｓ２．Ｓ２を発生させる手段として
は、例えばＤＲＡＭには外部より特定の入力ビンに電源
電位■。０よりも高い電位が与えられると通常使用時と
異なる信号を出力する回路（図示省略）が設けられてお
り、この回路を用いればよい。すなわち、通常使用時に
は前記入力ビンに電源電位■。Ｃ以下の適当な電位が与
えられてこの回路より内部制御信号Ｓ２．８２としてそ
れぞれ“Ｈ″と“し”が出力され、逆にテスト時には前
記入力ビンに電源電位Ｖ。０より高い電位が与えられて
この回路より内部制御信号Ｓ２．Ｓ２としてそれぞれ“
Ｌ”と“ＨＩＴを出力させるように構成すればよい。ま
た、内部制御信号Ｓ１を“Ｈ”あるいは“Ｌ”にする手
段も、内部制御信＠Ｓ２゜Ｓ２の場合と同様な回路を用
いればよい。

以上のように、外部より特定の入力ビンに電源電圧■。

０以上の電位を与えるかいなかにより信号を発生させる
等の手段を用いて内部制御信号Ｓ１゜＄２．Ｓ２を適当
に設定することにより、通常使用時にはセルプレート７
に（Ｖｏｏ／２）が供給されてキャパシターセルにおけ
る電界集中が緩和されて絶縁膜６の破壊が防止される一
方、テスト時にはセルプレート７に電源電位■。Ｃある
いは接地電位ｖ８Ｓのうち一方の電位が供給されて絶縁
膜６の破壊の有無が容易に判定される。

なお、上記・実施例では、通常使用時、セルプレート７
に供給する電位として（Ｖｏｏ／２）としたが、（Ｖ　
　／２）以外に電源、電位ｖＣｏと接地電位Ｃ Ｖｓｓとの間のいずれかの電位であってもよい。

また、上記実施例では、テスト時にＣＭＯＳインバータ
■により構成された第２電源発生回路１０を設けたもの
を示したが、第２電源発生回路１０を設けずに切換え回
路ＳＣの一方の入力側に電源電位Ｖ。。あるいは接地電
位■８８を直接与えるように構成してもよい。

また、上記実施例では内部制御信号Ｓ、Ｓ１　２・ Ｓ２を外部より特定のビンに電源電位■。。以上の電位
を与えるかどうかにより設定したが、これは外部からの
入力信号の入力順序に基づく制御による方法であっても
よく、例えば、入力信号が特定の入力順序で入力された
場合にのみ、内部信号Ｓ１．Ｓ２．Ｓ２のレベルがそれ
ぞれ変化するという手段を用いれば上記実施例と同様の
効果を奏する。

（発明の効果〕 以上のように、この発明によれば、制御信号に基づき、
通常使用時には第１基準電位と第２基準電位との間の電
位を前記セルプレートに供給する一方、テスト時には前
記第１あるいは第２基準電位のいずれか一方を前記セル
プレートに供給するように構成したので、通常使用時に
おける絶縁膜の破壊が防止できる一方、テスト時におけ
る前記絶縁膜破壊の有無の判定を容易に行うことができ
る効果がある。

【図面の簡単な説明】

第１図はこの発明に係る一実施例を示す図、第２図は半
導体記憶装置のメモリセル部の要部断面図である。 図において、１は半導体基板、３は不純物拡散層、６は
絶縁膜、７はセルプレート、Ｑ、、Ｑ２はＮチャネルＭ
ＯＳトランジスタ、ＳＣは切換え回路である。 なお、各図中同一符号は同一または相当部分を示す。 代理人　　　大　　岩　　増　　雄

Claims (4)

【特許請求の範囲】
1. （１）半導体基板の上層部に電極層を形成し、前記電極
   層上に絶縁膜を形成し、前記絶縁膜上にセルプレートを
   形成した半導体記憶装置において、制御信号に基づき、
   通常使用時には第１基準電位と第２基準電位との間の電
   位を前記セルプレートに供給する一方、テスト時には前
   記第１あるいは第２基準電位のいずれか一方を前記セル
   プレートに供給する切換え回路を設けたことを特徴とす
   る半導体記憶装置。
2. （２）通常使用時に前記セルプレートに供給する電位が
   前記第１および第２基準電位の中間値である特許請求の
   範囲第１項記載の半導体記憶装置。
3. （３）前記セルプレートがポリシリコンである特許請求
   の範囲第１項または第２項記載の半導体記憶装置。
4. （４）前記電極層が不純物拡散層である特許請求の範囲
   第１項、第２項または第３項記載の半導体記憶装置。