JPH11185496A - ダイナミック型半導体記憶装置及びそのテスト方法 - Google Patents
ダイナミック型半導体記憶装置及びそのテスト方法Info
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- JPH11185496A JPH11185496A JP9356486A JP35648697A JPH11185496A JP H11185496 A JPH11185496 A JP H11185496A JP 9356486 A JP9356486 A JP 9356486A JP 35648697 A JP35648697 A JP 35648697A JP H11185496 A JPH11185496 A JP H11185496A
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Abstract
(57)【要約】
【課題】 ポーズタイムテストを短時間で行い、テスト
コストの低減を可能とする。 【解決手段】 メモリーキャパシタＣ２とアクセストラ
ンジスタＡＴ２とから成るメモリセルを備えて成るダイ
ナミック型半導体記憶装置に於いて、第１の電極端子Ｔ
２に、基板バイアス発生回路停止信号を印加して、スイ
ッチング素子ＳＷ１を遮断状態とすることにより、基板
バイアス発生回路ＶＢＧ２よりの基板バイアス電圧の基
板ＳＵＢ２への供給を停止させると共に、第２の電極端
子Ｔ１に、基板バイアス電圧ＶＢＢと比較して、上記メ
モリーキャパシタＣ２のリーク電流ＬＫ２が、より大き
くなる値の基板電圧ＶＢ１を印加して、ポーズタイムテ
ストを行う。
コストの低減を可能とする。 【解決手段】 メモリーキャパシタＣ２とアクセストラ
ンジスタＡＴ２とから成るメモリセルを備えて成るダイ
ナミック型半導体記憶装置に於いて、第１の電極端子Ｔ
２に、基板バイアス発生回路停止信号を印加して、スイ
ッチング素子ＳＷ１を遮断状態とすることにより、基板
バイアス発生回路ＶＢＧ２よりの基板バイアス電圧の基
板ＳＵＢ２への供給を停止させると共に、第２の電極端
子Ｔ１に、基板バイアス電圧ＶＢＢと比較して、上記メ
モリーキャパシタＣ２のリーク電流ＬＫ２が、より大き
くなる値の基板電圧ＶＢ１を印加して、ポーズタイムテ
ストを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリーキャパシ
タとアクセストランジスタとから成るメモリセルを備え
て成るダイナミック型半導体記憶装置に於けるポーズタ
イムテスト方法に関するものである。
タとアクセストランジスタとから成るメモリセルを備え
て成るダイナミック型半導体記憶装置に於けるポーズタ
イムテスト方法に関するものである。
【０００２】
【従来の技術】図４に、従来のダイナミック型半導体記
憶装置の構成図を示す。図に於いて、Ｃ１は、メモリセ
ルを構成するメモリーキャパシタ、ＡＴ１は、アクセス
トランジスタ、ＶＳＰ１は、セルプレート、ＳＮ１は、
蓄積ノード、ＷＬは、ワード線、ＢＬは、ビット線であ
る。ダイナミック半導体記憶装置は、メモリセルのキャ
パシタＣ１に電荷を蓄積させることにより記憶動作を行
う。このメモリセルキャパシタＣ１に蓄積された電荷
は、種々のリーク電流によって徐々に失われていく。そ
こで、ある一定時間内に、メモリーのデータを再度書き
込むリフレッシュ動作が必要となる。種々のリーク電流
のうち、メモリーキャパシタＣ１に蓄積された電荷を失
わせる主たるものは、蓄積ノードＳＮ１と基板ＳＵＢ１
間のＮ−Ｐ接合リーク電流ＬＫ１である。通常、基板Ｓ
ＵＢ１の電圧は、基板バイアス発生回路（ＶＢＢ発生回
路）ＶＢＧ１により発生される。このリーク電流の量に
より、リフレッシュのために必要な時間が決定される。
このリフレッシ時間は、各ダイナミック型半導体記憶装
置ごとに仕様値が規定されている。ところが、リーク電
流が多いと、仕様値よりも早く電荷が失われ、データを
保持できなくなる。したがって、この仕様値を満たすか
どうか、データの保持時間、すなわち、メモリーキャパ
シタＣ１の放電時間を測定するポーズタイムテストが必
要となる。
憶装置の構成図を示す。図に於いて、Ｃ１は、メモリセ
ルを構成するメモリーキャパシタ、ＡＴ１は、アクセス
トランジスタ、ＶＳＰ１は、セルプレート、ＳＮ１は、
蓄積ノード、ＷＬは、ワード線、ＢＬは、ビット線であ
る。ダイナミック半導体記憶装置は、メモリセルのキャ
パシタＣ１に電荷を蓄積させることにより記憶動作を行
う。このメモリセルキャパシタＣ１に蓄積された電荷
は、種々のリーク電流によって徐々に失われていく。そ
こで、ある一定時間内に、メモリーのデータを再度書き
込むリフレッシュ動作が必要となる。種々のリーク電流
のうち、メモリーキャパシタＣ１に蓄積された電荷を失
わせる主たるものは、蓄積ノードＳＮ１と基板ＳＵＢ１
間のＮ−Ｐ接合リーク電流ＬＫ１である。通常、基板Ｓ
ＵＢ１の電圧は、基板バイアス発生回路（ＶＢＢ発生回
路）ＶＢＧ１により発生される。このリーク電流の量に
より、リフレッシュのために必要な時間が決定される。
このリフレッシ時間は、各ダイナミック型半導体記憶装
置ごとに仕様値が規定されている。ところが、リーク電
流が多いと、仕様値よりも早く電荷が失われ、データを
保持できなくなる。したがって、この仕様値を満たすか
どうか、データの保持時間、すなわち、メモリーキャパ
シタＣ１の放電時間を測定するポーズタイムテストが必
要となる。
【０００３】図５に、メモリーキャパシタの電荷量と時
間の関係を示す。メモリーキャパシタＣ１の電荷量Ｑ
は、Ｑ＝キャパシタ容量Ｃ１×セルプレート電圧ＶＳＰ
１＝Ｃ１×（１／２）Ｖｃｃとなるが、キャパシタの電
荷は、時間と共に放電され、メモリセルのデータは保持
できなくなる。ポーズタイムテストは規定されているリ
フレッシュ時間ｔＲＥＦ内で、このデータが保持できて
いるどうかを確認するテストである。図６に、テストサ
イクルの動作を示すように、従来のポーズタイムテスト
は、メモリセルにデータを書き込んだ後、リフレッシュ
時間ｔＲＥＦだけ待ち、データを読み出して、メモリセ
ルの内容が保持されているかどうかを確認している。通
常の良品である半導体記憶装置は、図５の特性Ｑ１のよ
うにリフレッシュ時間ｔＲＥＦの後もメモリーキャパシ
タには十分な電荷量があり、メモリセルのデータは保持
されている。しかし、図５の特性Ｑ２のように、リーク
電流が多く、リフレッシュ時間ｔＲＥＦの間にメモリー
キャパシタの電荷が放電され、メモリセルの内容が保持
できなくなった場合には、不良となる。
間の関係を示す。メモリーキャパシタＣ１の電荷量Ｑ
は、Ｑ＝キャパシタ容量Ｃ１×セルプレート電圧ＶＳＰ
１＝Ｃ１×（１／２）Ｖｃｃとなるが、キャパシタの電
荷は、時間と共に放電され、メモリセルのデータは保持
できなくなる。ポーズタイムテストは規定されているリ
フレッシュ時間ｔＲＥＦ内で、このデータが保持できて
いるどうかを確認するテストである。図６に、テストサ
イクルの動作を示すように、従来のポーズタイムテスト
は、メモリセルにデータを書き込んだ後、リフレッシュ
時間ｔＲＥＦだけ待ち、データを読み出して、メモリセ
ルの内容が保持されているかどうかを確認している。通
常の良品である半導体記憶装置は、図５の特性Ｑ１のよ
うにリフレッシュ時間ｔＲＥＦの後もメモリーキャパシ
タには十分な電荷量があり、メモリセルのデータは保持
されている。しかし、図５の特性Ｑ２のように、リーク
電流が多く、リフレッシュ時間ｔＲＥＦの間にメモリー
キャパシタの電荷が放電され、メモリセルの内容が保持
できなくなった場合には、不良となる。
【０００４】かかるポーズタイムテストに於いては、そ
のテスト時間短縮が一つの解決課題となっている。特開
平９−２３１７９５号公報には、ポーズタイムテストの
時間短縮を図る一手法が開示されている。同公報に示さ
れる手法は、ポーズタイムテスト時に於いて、メモリー
キャパシタに電荷を蓄積させる時（書き込み時）のセル
プレート電位を、通常使用時のセルプレート電位と比較
して高く設定することにより、データ”１”（Ｖｃｃ）
書き込み時の蓄積電荷量を少なくすることによって、放
電時間を短縮させて、テスト時間の短縮を図るものであ
る。
のテスト時間短縮が一つの解決課題となっている。特開
平９−２３１７９５号公報には、ポーズタイムテストの
時間短縮を図る一手法が開示されている。同公報に示さ
れる手法は、ポーズタイムテスト時に於いて、メモリー
キャパシタに電荷を蓄積させる時（書き込み時）のセル
プレート電位を、通常使用時のセルプレート電位と比較
して高く設定することにより、データ”１”（Ｖｃｃ）
書き込み時の蓄積電荷量を少なくすることによって、放
電時間を短縮させて、テスト時間の短縮を図るものであ
る。
【０００５】図７に、上記特開平９−２３１７９５号公
報のダイナミック型半導体記憶装置に於ける構成図を示
す。図に於いて、Ｃ３は、メモリセルを構成するメモリ
ーキャパシタ、ＡＴ３は、アクセストランジスタ、ＶＳ
Ｐ３は、セルプレート、ＳＮ３は、蓄積ノード、ＷＬ
は、ワード線、ＢＬは、ビット線、ＳＵＢ３は基板、Ｖ
ＢＧ３は基板バイアス発生回路（ＶＢＢ発生回路）であ
る。これらの通常構成に加えて、この特開平９−２３１
７９５号公報に示されるものに於いては、通常使用時
と、ポーズタイムテスト時とに於いて、それぞれ、異な
るセルプレート電位（例えば、通常使用時は、（１／
２）Ｖｃｃ、ポーズタイムテスト時は、（１／２）Ｖｃ
ｃ+（＞（１／２）Ｖｃｃ））を発生するセルプレート
電位発生回路ＳＰＧと、該回路の出力電位切り替え回路
ＳＥＬとを備えている。図８に示すように、従来の特性
Ｑ３より、電荷量が少なく、放電時間が短い特性Ｑ４と
なり、ポーズタイム不良を短時間の内に検出できるもの
である。
報のダイナミック型半導体記憶装置に於ける構成図を示
す。図に於いて、Ｃ３は、メモリセルを構成するメモリ
ーキャパシタ、ＡＴ３は、アクセストランジスタ、ＶＳ
Ｐ３は、セルプレート、ＳＮ３は、蓄積ノード、ＷＬ
は、ワード線、ＢＬは、ビット線、ＳＵＢ３は基板、Ｖ
ＢＧ３は基板バイアス発生回路（ＶＢＢ発生回路）であ
る。これらの通常構成に加えて、この特開平９−２３１
７９５号公報に示されるものに於いては、通常使用時
と、ポーズタイムテスト時とに於いて、それぞれ、異な
るセルプレート電位（例えば、通常使用時は、（１／
２）Ｖｃｃ、ポーズタイムテスト時は、（１／２）Ｖｃ
ｃ+（＞（１／２）Ｖｃｃ））を発生するセルプレート
電位発生回路ＳＰＧと、該回路の出力電位切り替え回路
ＳＥＬとを備えている。図８に示すように、従来の特性
Ｑ３より、電荷量が少なく、放電時間が短い特性Ｑ４と
なり、ポーズタイム不良を短時間の内に検出できるもの
である。
【０００６】
【発明が解決しようとする課題】従来の一般的なポーズ
タイムテストに於いては、リーク電流によるメモリーキ
ャパシタの放電を、ただ単にリフレッシュ時間の間、待
つことによって行っていた。しかしながら、このような
方法では、リフレッシュ時間だけテスト時間がかかり、
テストコストの増大につながる。
タイムテストに於いては、リーク電流によるメモリーキ
ャパシタの放電を、ただ単にリフレッシュ時間の間、待
つことによって行っていた。しかしながら、このような
方法では、リフレッシュ時間だけテスト時間がかかり、
テストコストの増大につながる。
【０００７】また、上記特開平９−２３１７９５号公報
のテスト方法では、図９に示すように、ポーズタイムテ
スト時に於ける書き込み時に、セルプレート電位を変化
させるため、通常動作の書き込み確認ができず、また、
図８に示すように、通常動作時の電荷量Ｑ３と比べる
と、電荷量Ｑ４が少ないために、基板との耐圧リークも
異なり、正確なポーズタイムの測定ができない。
のテスト方法では、図９に示すように、ポーズタイムテ
スト時に於ける書き込み時に、セルプレート電位を変化
させるため、通常動作の書き込み確認ができず、また、
図８に示すように、通常動作時の電荷量Ｑ３と比べる
と、電荷量Ｑ４が少ないために、基板との耐圧リークも
異なり、正確なポーズタイムの測定ができない。
【０００８】本発明は、上記従来の問題点を解決すべく
なされたものであり、メモリーキャパシタとアクセスト
ランジスタとから成るメモリセルを備えて成るダイナミ
ック型半導体記憶装置に於いて、外部より、基板電圧を
与えることができる構成とすることにより、ポーズタイ
ムテストを短時間で行い、テストコストの低減を行うも
のである。
なされたものであり、メモリーキャパシタとアクセスト
ランジスタとから成るメモリセルを備えて成るダイナミ
ック型半導体記憶装置に於いて、外部より、基板電圧を
与えることができる構成とすることにより、ポーズタイ
ムテストを短時間で行い、テストコストの低減を行うも
のである。
【０００９】
【課題を解決するための手段】本発明のダイナミック型
半導体記憶装置は、メモリーキャパシタとアクセストラ
ンジスタとから成るメモリセルを備えて成るダイナミッ
ク型半導体記憶装置に於いて、基板バイアス発生回路よ
りの基板バイアス電圧の基板への供給を停止させる基板
バイアス発生回路停止信号を入力するための第１の電極
端子と、外部より基板電圧を入力するための第２の電極
端子とを設けたことを特徴とするものである。
半導体記憶装置は、メモリーキャパシタとアクセストラ
ンジスタとから成るメモリセルを備えて成るダイナミッ
ク型半導体記憶装置に於いて、基板バイアス発生回路よ
りの基板バイアス電圧の基板への供給を停止させる基板
バイアス発生回路停止信号を入力するための第１の電極
端子と、外部より基板電圧を入力するための第２の電極
端子とを設けたことを特徴とするものである。
【００１０】また、本発明のダイナミック型半導体記憶
装置のテスト方法は、上記に記載のダイナミック型半導
体記憶装置のポーズタイムテスト方法に於いて、上記第
１の電極端子に、上記基板バイアス発生回路停止信号を
印加して、基板バイアス発生回路よりの基板バイアス電
圧の基板への供給を停止させると共に、上記第２の電極
端子に、基板バイアス電圧と比較して、上記メモリーキ
ャパシタのリーク電流が、より大きくなる値の基板電圧
を印加して、ポーズタイムテストを行うことを特徴とす
るものである。
装置のテスト方法は、上記に記載のダイナミック型半導
体記憶装置のポーズタイムテスト方法に於いて、上記第
１の電極端子に、上記基板バイアス発生回路停止信号を
印加して、基板バイアス発生回路よりの基板バイアス電
圧の基板への供給を停止させると共に、上記第２の電極
端子に、基板バイアス電圧と比較して、上記メモリーキ
ャパシタのリーク電流が、より大きくなる値の基板電圧
を印加して、ポーズタイムテストを行うことを特徴とす
るものである。
【００１１】かかる本発明によれば、ダイナミック型半
導体記憶装置のポーズタイムテスト時に於いて、基板バ
イアス発生回路よりの基板バイアス電圧の供給を停止さ
せ、外部より所定の基板電圧を印加して、メモリーキャ
パシタのリーク電流を増大させて、放電時間の短縮を図
り、ポーズタイム不良を短時間の内に検出することがで
きる。したがって、テスト時間の短縮化を図ることがで
き、テストコストの低減を図ることができるものであ
る。
導体記憶装置のポーズタイムテスト時に於いて、基板バ
イアス発生回路よりの基板バイアス電圧の供給を停止さ
せ、外部より所定の基板電圧を印加して、メモリーキャ
パシタのリーク電流を増大させて、放電時間の短縮を図
り、ポーズタイム不良を短時間の内に検出することがで
きる。したがって、テスト時間の短縮化を図ることがで
き、テストコストの低減を図ることができるものであ
る。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００１３】図１は、本発明の一実施形態に於ける構成
図である。
図である。
【００１４】図に於いて、Ｃ２は、メモリセルを構成す
るメモリーキャパシタ、ＡＴ２は、アクセストランジス
タ（Ｎ型ＭＯＳＦＥＴ）、ＶＳＰ２は、セルプレート
（ポリシリコン）、ＳＮ２は、蓄積ノード（Ｎ型不純物
層）、ＷＬは、ワード線、ＢＬは、ビット線、ＳＵＢ２
は、Ｐ型シリコン基板、ＶＢＧ２は、所定の基板バイア
ス電圧（例えば、−２．０Ｖ）を発生する基板バイアス
発生回路（ＶＢＢ発生回路）である。本実施形態に於い
ては、これらの通常構成に加えて、外部より、所定の基
板電圧ＶＢ１（例えば、−２．５Ｖ）を入力するための
電極端子Ｔ１と、基板バイアス発生回路ＶＢＧ２の動作
を停止させる基板バイアス発生回路停止信号を入力する
ための電極端子Ｔ２と、該電極端子Ｔ２よりの基板バイ
アス発生回路停止信号に応じて、基板バイアス発生回路
ＶＢＧ２の出力電圧の基板への供給を遮断するスイッチ
ング素子ＳＷ１とを備えている。
るメモリーキャパシタ、ＡＴ２は、アクセストランジス
タ（Ｎ型ＭＯＳＦＥＴ）、ＶＳＰ２は、セルプレート
（ポリシリコン）、ＳＮ２は、蓄積ノード（Ｎ型不純物
層）、ＷＬは、ワード線、ＢＬは、ビット線、ＳＵＢ２
は、Ｐ型シリコン基板、ＶＢＧ２は、所定の基板バイア
ス電圧（例えば、−２．０Ｖ）を発生する基板バイアス
発生回路（ＶＢＢ発生回路）である。本実施形態に於い
ては、これらの通常構成に加えて、外部より、所定の基
板電圧ＶＢ１（例えば、−２．５Ｖ）を入力するための
電極端子Ｔ１と、基板バイアス発生回路ＶＢＧ２の動作
を停止させる基板バイアス発生回路停止信号を入力する
ための電極端子Ｔ２と、該電極端子Ｔ２よりの基板バイ
アス発生回路停止信号に応じて、基板バイアス発生回路
ＶＢＧ２の出力電圧の基板への供給を遮断するスイッチ
ング素子ＳＷ１とを備えている。
【００１５】通常使用時に於いては、上記電極端子Ｔ１
は開放状態となっており、また、電極端子Ｔ２への、基
板バイアス発生回路停止信号の印加もない。したがっ
て、基板バイアス発生回路ＶＢＧ２よりの基板バイアス
電圧（例えば、−２．０Ｖ）が基板ＳＵＢ２に与えられ
る。一方、ポーズタイムテスト時に於いては、電極端子
Ｔ２に基板バイアス発生回路停止信号が印加される。こ
れにより、スイッチング素子ＳＷ１が遮断状態となり、
基板バイアス発生回路ＶＢＧ２よりの基板バイアス電圧
の基板ＳＵＢ２への供給が停止される。これと同時に、
電極端子Ｔ１には、所定の基板電圧（例えば、−２．５
Ｖ）が印加されるので、この外部よりの基板電圧（例え
ば、−２．５Ｖ）が基板ＳＵＢ２に供給される。これに
より、基板電圧は、通常動作時の「−２．０Ｖ」よりも
低い、「−２．５Ｖ」となり、蓄積ノードＳＮ２と基板
ＳＵＢ２間のＮ−Ｐ接合リーク電流ＬＫ２が増大する。
は開放状態となっており、また、電極端子Ｔ２への、基
板バイアス発生回路停止信号の印加もない。したがっ
て、基板バイアス発生回路ＶＢＧ２よりの基板バイアス
電圧（例えば、−２．０Ｖ）が基板ＳＵＢ２に与えられ
る。一方、ポーズタイムテスト時に於いては、電極端子
Ｔ２に基板バイアス発生回路停止信号が印加される。こ
れにより、スイッチング素子ＳＷ１が遮断状態となり、
基板バイアス発生回路ＶＢＧ２よりの基板バイアス電圧
の基板ＳＵＢ２への供給が停止される。これと同時に、
電極端子Ｔ１には、所定の基板電圧（例えば、−２．５
Ｖ）が印加されるので、この外部よりの基板電圧（例え
ば、−２．５Ｖ）が基板ＳＵＢ２に供給される。これに
より、基板電圧は、通常動作時の「−２．０Ｖ」よりも
低い、「−２．５Ｖ」となり、蓄積ノードＳＮ２と基板
ＳＵＢ２間のＮ−Ｐ接合リーク電流ＬＫ２が増大する。
【００１６】図３に、本発明に係るテストサイクルを示
すが、ポーズタイムテスト時のみ、基板ＳＵＢ２に、外
部よりの基板電圧ＶＢ１（例えば、−２．５Ｖ）を印加
するものであり、書き込み、読み出しの状態は、通常動
作時と同様である。
すが、ポーズタイムテスト時のみ、基板ＳＵＢ２に、外
部よりの基板電圧ＶＢ１（例えば、−２．５Ｖ）を印加
するものであり、書き込み、読み出しの状態は、通常動
作時と同様である。
【００１７】図２に、本発明に係るメモリーキャパシタ
の電荷量と時間との関係を示す。
の電荷量と時間との関係を示す。
【００１８】従来の方法では、特性Ｑ１’を示すポーズ
タイム不良を、ポーズタイムテストで不良とするために
は、テスト時間ＴＩＭＥ１が必要であった。これに対し
て、本発明では、このポーズタイム不良品の蓄積ノード
と基板間のＮ−Ｐ接合リーク電流が増大し、メモリーキ
ャパシタの放電時間が、例えば、１／２に短くなったと
すると、メモリーキャパシタの電荷量と時間の関係は、
特性Ｑ２’となる。このポーズタイム不良品をテストで
不良とするのに必要なテスト時間はＴＩＭＥ２となり、
従来のＴＩＭＥ１の１／２となる。したがって、ポーズ
タイムテストのテスト時間は、従来の１／２となり、テ
スト時間の短縮が可能となり、テストコストの低減が可
能となるものである。
タイム不良を、ポーズタイムテストで不良とするために
は、テスト時間ＴＩＭＥ１が必要であった。これに対し
て、本発明では、このポーズタイム不良品の蓄積ノード
と基板間のＮ−Ｐ接合リーク電流が増大し、メモリーキ
ャパシタの放電時間が、例えば、１／２に短くなったと
すると、メモリーキャパシタの電荷量と時間の関係は、
特性Ｑ２’となる。このポーズタイム不良品をテストで
不良とするのに必要なテスト時間はＴＩＭＥ２となり、
従来のＴＩＭＥ１の１／２となる。したがって、ポーズ
タイムテストのテスト時間は、従来の１／２となり、テ
スト時間の短縮が可能となり、テストコストの低減が可
能となるものである。
【００１９】なお、本発明に於いて、電極端子Ｔ１を介
して外部より印加する基板電圧の値は、上記の値に限定
されるものではなく、適宜設定することができるもので
あることは言うまでもない。また、上記実施形態に於い
ては、電極端子Ｔ２より印加する基板バイアス発生回路
停止信号に応じてスイッチング素子ＳＷ１を遮断状態と
する構成としているが、基板バイアス発生回路停止信号
に基づいて、基板バイアス発生回路そのものの動作を停
止させる構成としてもよいものである。
して外部より印加する基板電圧の値は、上記の値に限定
されるものではなく、適宜設定することができるもので
あることは言うまでもない。また、上記実施形態に於い
ては、電極端子Ｔ２より印加する基板バイアス発生回路
停止信号に応じてスイッチング素子ＳＷ１を遮断状態と
する構成としているが、基板バイアス発生回路停止信号
に基づいて、基板バイアス発生回路そのものの動作を停
止させる構成としてもよいものである。
【００２０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ポーズタイムテストのテスト時間の短縮が可能と
なり、テストコストを低減することができるものであ
る。
れば、ポーズタイムテストのテスト時間の短縮が可能と
なり、テストコストを低減することができるものであ
る。
【図１】本発明のダイナミック型半導体記憶装置に於け
る主要部の構成を示す構成図である。
る主要部の構成を示す構成図である。
【図２】本発明のダイナミック型半導体記憶装置に係る
メモリーキャパシタの電荷量と時間との関係を示す図で
ある。
メモリーキャパシタの電荷量と時間との関係を示す図で
ある。
【図３】本発明のダイナミック型半導体記憶装置に於け
るテストサイクルの動作を示す図である。
るテストサイクルの動作を示す図である。
【図４】従来のダイナミック型半導体記憶装置に於ける
主要部の構成を示す構成図である。
主要部の構成を示す構成図である。
【図５】従来のダイナミック型半導体記憶装置に係るメ
モリーキャパシタの電荷量と時間との関係を示す図であ
る。
モリーキャパシタの電荷量と時間との関係を示す図であ
る。
【図６】従来のダイナミック型半導体記憶装置に於ける
テストサイクルの動作を示す図である。
テストサイクルの動作を示す図である。
【図７】特開平９−２３１７９５号公報に示されるダイ
ナミック型半導体記憶装置に於ける主要部の構成を示す
構成図である。
ナミック型半導体記憶装置に於ける主要部の構成を示す
構成図である。
【図８】特開平９−２３１７９５号公報に示されるダイ
ナミック型半導体記憶装置に係るメモリーキャパシタの
電荷量と時間との関係を示す図である。
ナミック型半導体記憶装置に係るメモリーキャパシタの
電荷量と時間との関係を示す図である。
【図９】特開平９−２３１７９５号公報に示されるダイ
ナミック型半導体記憶装置に於けるテストサイクルの動
作を示す図である。
ナミック型半導体記憶装置に於けるテストサイクルの動
作を示す図である。
Ｃ２ メモリーキャパシタ ＳＮ２ 蓄積ノード ＡＴ２ アクセストランジスタ ＳＵＢ２ Ｐ型シリコン基板 ＶＢＧ２ 基板バイアス発生回路 Ｔ１、Ｔ２ 電極端子 ＳＷ１ スイッチング素子
Claims (2)
- 【請求項１】 メモリーキャパシタとアクセストランジ
スタとから成るメモリセルを備えて成るダイナミック型
半導体記憶装置に於いて、基板バイアス発生回路よりの
基板バイアス電圧の基板への供給を停止させる基板バイ
アス発生回路停止信号を入力するための第１の電極端子
と、外部より基板電圧を入力するための第２の電極端子
とを設けたことを特徴とするダイナミック型半導体記憶
装置。 - 【請求項２】 請求項１に記載のダイナミック型半導体
記憶装置のポーズタイムテスト方法に於いて、上記第１
の電極端子に、上記基板バイアス発生回路停止信号を印
加して、基板バイアス発生回路よりの基板バイアス電圧
の基板への供給を停止させると共に、上記第２の電極端
子に、基板バイアス電圧と比較して、上記メモリーキャ
パシタのリーク電流が、より大きくなる値の基板電圧を
印加して、ポーズタイムテストを行うことを特徴とす
る、ダイナミック型半導体記憶装置のテスト方法。
Priority Applications (1)
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|---|---|---|---|---|
| KR100470997B1 (ko) * | 2002-04-26 | 2005-03-10 | 삼성전자주식회사 | 웨이퍼 번인 테스트에 사용하기 적합한 전압 발생기제어방법 및 전압 발생기의 동작제어를 위한 제어회로를갖는 반도체 메모리 장치 |
| JP2006252648A (ja) * | 2005-03-10 | 2006-09-21 | Hitachi Ltd | ダイナミック・ランダム・アクセス・メモリ装置およびその検査方法 |
| KR100816230B1 (ko) | 2006-11-15 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체기판 전압 및 전류 검사장치 |
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-
1997
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| KR100470997B1 (ko) * | 2002-04-26 | 2005-03-10 | 삼성전자주식회사 | 웨이퍼 번인 테스트에 사용하기 적합한 전압 발생기제어방법 및 전압 발생기의 동작제어를 위한 제어회로를갖는 반도체 메모리 장치 |
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| KR100816230B1 (ko) | 2006-11-15 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체기판 전압 및 전류 검사장치 |
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