JPH0262783A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0262783A JPH0262783A JP63214152A JP21415288A JPH0262783A JP H0262783 A JPH0262783 A JP H0262783A JP 63214152 A JP63214152 A JP 63214152A JP 21415288 A JP21415288 A JP 21415288A JP H0262783 A JPH0262783 A JP H0262783A
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- 238000004904 shortening Methods 0.000 claims description 3
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- 239000003990 capacitor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にダイナミック
メモリの蓄積酸化膜の初期不良を加速し、スクリーニン
グする時間を短縮するためのエージングモードに入る方
法に関するものである。
メモリの蓄積酸化膜の初期不良を加速し、スクリーニン
グする時間を短縮するためのエージングモードに入る方
法に関するものである。
現在ダイナミックＭＯＳメモリ （以下ＤＲＡＭと称す
）の高集積化が進む中で、充分な蓄積容量を確保するた
めにＭＯＳキャパシタの絶縁膜（酸化膜）厚が１００Å
以下になってきた。第４図にこのＤＲＡＭのメモリセル
の略図を示す。ストレージノード１には電源電位（Ｖｃ
ｃ）か接地電位（Ｖ ｓ！＞の情報が書き込まれるので
、ＭＯＳキャパシタの電極（セルプレート）２の電位を
ＶＣＣかＶ５．にすると、酸化膜３にかかる電界は最大
５００ＭＶ／ｍ （Ｖｃｃ”” ５ ｖの場合）にも達
するために、酸化膜３の破壊が起り易（なる、この酸化
膜３にかかる電界を緩和するために、セルプレート２の
電位をＶＣＣとＶＳ３の中間（例えば％Ｖｃｃ）に設定
することが一般に行なわれている。
）の高集積化が進む中で、充分な蓄積容量を確保するた
めにＭＯＳキャパシタの絶縁膜（酸化膜）厚が１００Å
以下になってきた。第４図にこのＤＲＡＭのメモリセル
の略図を示す。ストレージノード１には電源電位（Ｖｃ
ｃ）か接地電位（Ｖ ｓ！＞の情報が書き込まれるので
、ＭＯＳキャパシタの電極（セルプレート）２の電位を
ＶＣＣかＶ５．にすると、酸化膜３にかかる電界は最大
５００ＭＶ／ｍ （Ｖｃｃ”” ５ ｖの場合）にも達
するために、酸化膜３の破壊が起り易（なる、この酸化
膜３にかかる電界を緩和するために、セルプレート２の
電位をＶＣＣとＶＳ３の中間（例えば％Ｖｃｃ）に設定
することが一般に行なわれている。
第５図（ａｌはこのメモリセル部の回路図、第５図（ｂ
）はそのストレージキャパシタの絶縁膜にかかる電圧を
説明するためのポテンシャル図である。この第５図にみ
るように、上述の方法をとれば、ストレージノード１の
電位（ＶｃｃあるいはＶ ｓｓ）にかかわらず酸化膜３
にかかる電界を半減することができる。
）はそのストレージキャパシタの絶縁膜にかかる電圧を
説明するためのポテンシャル図である。この第５図にみ
るように、上述の方法をとれば、ストレージノード１の
電位（ＶｃｃあるいはＶ ｓｓ）にかかわらず酸化膜３
にかかる電界を半減することができる。
一方、蓄積酸化膜３の初期不良（初めから酸化膜３の耐
圧が弱いセルが存在する。）を加速し、取り除く （ス
クリーニングする）ために、高温中で高電圧を印加する
試験（バーンイン）を出荷前に行なうが、この場合セル
プレート電位が中間電位であると、今度はこの加速の効
率が悪くなるという問題が起る。加速効率を上げるため
には電源電位をさらに高くすればよいが、この場合は蓄
積容量酸化膜３の初期不良よりも、トランジスタ部にお
いて本来起るべきではないホットエレクトロン効果（ソ
ース−ドレイン間の高電界によって強く加速された電子
がゲート酸化膜などに飛び込み、トラップされるために
起る効果）や接合破壊が起り易くなり、好ましくない。
圧が弱いセルが存在する。）を加速し、取り除く （ス
クリーニングする）ために、高温中で高電圧を印加する
試験（バーンイン）を出荷前に行なうが、この場合セル
プレート電位が中間電位であると、今度はこの加速の効
率が悪くなるという問題が起る。加速効率を上げるため
には電源電位をさらに高くすればよいが、この場合は蓄
積容量酸化膜３の初期不良よりも、トランジスタ部にお
いて本来起るべきではないホットエレクトロン効果（ソ
ース−ドレイン間の高電界によって強く加速された電子
がゲート酸化膜などに飛び込み、トラップされるために
起る効果）や接合破壊が起り易くなり、好ましくない。
このような矛盾を解決するためにバーンイン時のみセル
プレート電位をＶＣＣまたはＶＳＳにするエージングモ
ードが発明され、Ｊ Ｓ Ｓ Ｃ，第ＳＣ−２２巻、第
５号、 １９８７年１０月「ア ４−Ｍビット ＤＲＡ
Ｍ ウィズ ＦＡＳＩＣセルＪ （ＶＯＬ、５Ｃ−
２２、ＮＯ，５，ＯＣＴ、１９８７ ｒＡ ４−Ｍｂ
ｉｔ ＤＲＡＭ ｗｉｔｈ ＦＡＳＩＣＣｅｌｌＪ）（
益子他）に発表されている。該論文においては、エージ
ングモードに入る方法として、電源を立ち上げる際に特
定の外部ピンにｖｅｃ以上（７Ｖ以上）与えることが述
べられている。具体的には、電源立ち上げ時に発生する
パワーオンリセットパルス（ＦＯＲ）を用いて特定外部
ピンに７ｖ以上が印加されているかどうかの情報を内部
にラッチしている。通常、特殊モードに入る簡単な方法
としては適当な空きピン（何の信号も印加しないピン）
にＶＣＣ以上を印加する方法があるが、上記論文におい
て前述のような複雑な方法をとっているのは、第６図、
第７図に示すように４−Ｍｂｉｔ ＤＲＡＭをＤ Ｉ
Ｐ （Ｄｕａｌ Ｉｎ１ｉｎｅ Ｐａｃｋａｇｅ）に入
れた場合、空きピンが存在しないためである。
プレート電位をＶＣＣまたはＶＳＳにするエージングモ
ードが発明され、Ｊ Ｓ Ｓ Ｃ，第ＳＣ−２２巻、第
５号、 １９８７年１０月「ア ４−Ｍビット ＤＲＡ
Ｍ ウィズ ＦＡＳＩＣセルＪ （ＶＯＬ、５Ｃ−
２２、ＮＯ，５，ＯＣＴ、１９８７ ｒＡ ４−Ｍｂ
ｉｔ ＤＲＡＭ ｗｉｔｈ ＦＡＳＩＣＣｅｌｌＪ）（
益子他）に発表されている。該論文においては、エージ
ングモードに入る方法として、電源を立ち上げる際に特
定の外部ピンにｖｅｃ以上（７Ｖ以上）与えることが述
べられている。具体的には、電源立ち上げ時に発生する
パワーオンリセットパルス（ＦＯＲ）を用いて特定外部
ピンに７ｖ以上が印加されているかどうかの情報を内部
にラッチしている。通常、特殊モードに入る簡単な方法
としては適当な空きピン（何の信号も印加しないピン）
にＶＣＣ以上を印加する方法があるが、上記論文におい
て前述のような複雑な方法をとっているのは、第６図、
第７図に示すように４−Ｍｂｉｔ ＤＲＡＭをＤ Ｉ
Ｐ （Ｄｕａｌ Ｉｎ１ｉｎｅ Ｐａｃｋａｇｅ）に入
れた場合、空きピンが存在しないためである。
ここで、第６図は標準的な４Ｍｂｉｔ ｘ １ （Ｘ
１構成）ＤＲＡＭのＤＩＰのピン配置を示す図、第７
図は標準的なＩ Ｍｂｉｔ Ｘ ４ （Ｘ ４構成）Ｄ
ＲＡＭのＤＩＰのピン配置を示す図である。この×１構
成、×４構成について簡単に説明してお（。×１構成と
は１チツプに対して、データの入力、出力が１本しかな
く、１ｍのアドレスに対し１ビツトにアクセスする構成
である（第６図）。×４構成とは１チフプにデータの入
出力が４本あり、１組のアドレスに対し４ビツトにアク
セスする構成であり、通常ピン数低減のためデータの入
力ピンと出力ピンが共通になっている（第７図）。
１構成）ＤＲＡＭのＤＩＰのピン配置を示す図、第７
図は標準的なＩ Ｍｂｉｔ Ｘ ４ （Ｘ ４構成）Ｄ
ＲＡＭのＤＩＰのピン配置を示す図である。この×１構
成、×４構成について簡単に説明してお（。×１構成と
は１チツプに対して、データの入力、出力が１本しかな
く、１ｍのアドレスに対し１ビツトにアクセスする構成
である（第６図）。×４構成とは１チフプにデータの入
出力が４本あり、１組のアドレスに対し４ビツトにアク
セスする構成であり、通常ピン数低減のためデータの入
力ピンと出力ピンが共通になっている（第７図）。
従来のＤＲＡＭは以上に述べた方法でエージングモード
に入るため、次の、様な問題点があった。
に入るため、次の、様な問題点があった。
■第８図に示すように、電源を立ち上げる傾きが緩やか
であると、ＦＯＲが発生しない恐れがある。
であると、ＦＯＲが発生しない恐れがある。
■実装後何らかの電源ノイズ、アドレスノイズによりＰ
ＯＲが発生し、誤ってエージングモードに入ってしまい
、酸化膜の信幀性を損なう恐れがある。
ＯＲが発生し、誤ってエージングモードに入ってしまい
、酸化膜の信幀性を損なう恐れがある。
■エージングモードをリセットするためには、−旦電源
を落とさなければならない。
を落とさなければならない。
また、単なる外部ピンにＶＣＣ以上を印加する方法は、
空きピンが存在しない場合、実行不可能であった・ この発明は上記のような問題点を解決するためになされ
たもので、容易かつ確実な方法でエージングモードに入
ることのできる半導体記憶装置を得ることを目的とする
。
空きピンが存在しない場合、実行不可能であった・ この発明は上記のような問題点を解決するためになされ
たもので、容易かつ確実な方法でエージングモードに入
ることのできる半導体記憶装置を得ることを目的とする
。
この発明に係る半導体記憶装置は、エージングモードで
あり、かつテストモードである場合に不要となるピンに
、電源電圧よりも高い所定の電圧（Ｖｃｃ＋α）以上の
電圧を印加した時にのみエージングモードと同時に複数
ビット並列テストモードに入り、それ以外の時は通常の
中間電位セルプレートになるようにしたものである。
あり、かつテストモードである場合に不要となるピンに
、電源電圧よりも高い所定の電圧（Ｖｃｃ＋α）以上の
電圧を印加した時にのみエージングモードと同時に複数
ビット並列テストモードに入り、それ以外の時は通常の
中間電位セルプレートになるようにしたものである。
この発明においては、特定の外部ピン（×１構成の場合
はテストモード時に不要となるアドレスピン、×４構成
の場合はＯＢピン）にＶＣＣ＋α以上の電圧を印加した
時、それを内部回路で検知して信号を発生し、セルプレ
ートの電位をＶｅＣあるいはＶＳＳにクランプしてエー
ジングモードに入り、同時にテストモードに入り、また
外部ピンに印加する電圧がＶＣＣ＋α未満になると前記
信号をリセットし、セルプレートの電位を元の中間電位
に戻し、エージングモード及びテストモードから抜ける
ことにより、電源立ち上げ時か否かにかかわらずＦＯＲ
とは無関係にエージングモードに入ることができる。
はテストモード時に不要となるアドレスピン、×４構成
の場合はＯＢピン）にＶＣＣ＋α以上の電圧を印加した
時、それを内部回路で検知して信号を発生し、セルプレ
ートの電位をＶｅＣあるいはＶＳＳにクランプしてエー
ジングモードに入り、同時にテストモードに入り、また
外部ピンに印加する電圧がＶＣＣ＋α未満になると前記
信号をリセットし、セルプレートの電位を元の中間電位
に戻し、エージングモード及びテストモードから抜ける
ことにより、電源立ち上げ時か否かにかかわらずＦＯＲ
とは無関係にエージングモードに入ることができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による４ＭｂｉｔｘｌＤＲＡ
Ｍの簡単なブロック図である。ここではメモリアレイが
４ブロツクに分割されており、１組のアドレスＡＯＡ？
に対して各ブロック１ビツトずつセルが選ばれる。通常
の読み出し動作の場合は、プリアンプ１１で増幅された
各ブロックの情報から、アドレスＡ、。によって選ばれ
たブロックの情報のみをニブルデコーダ１２が出力バッ
ファ１３に伝え、Ｄ Ｏｔｌ？ピンに出力する。書き込
み動作の場合は、ＤＩＮバフファ１４で増幅された書き
込みデータがニブルデコーダ１２が選んだ１本のデータ
バス１５のみに伝わり、メモリセルに書き込まれる。φ
□。−ＮＶ３はニブルアドレスであり、Ａ １６アドレ
スバツフア１６から出力され、４信号中１信号のみが活
性化される。
Ｍの簡単なブロック図である。ここではメモリアレイが
４ブロツクに分割されており、１組のアドレスＡＯＡ？
に対して各ブロック１ビツトずつセルが選ばれる。通常
の読み出し動作の場合は、プリアンプ１１で増幅された
各ブロックの情報から、アドレスＡ、。によって選ばれ
たブロックの情報のみをニブルデコーダ１２が出力バッ
ファ１３に伝え、Ｄ Ｏｔｌ？ピンに出力する。書き込
み動作の場合は、ＤＩＮバフファ１４で増幅された書き
込みデータがニブルデコーダ１２が選んだ１本のデータ
バス１５のみに伝わり、メモリセルに書き込まれる。φ
□。−ＮＶ３はニブルアドレスであり、Ａ １６アドレ
スバツフア１６から出力され、４信号中１信号のみが活
性化される。
４ビット並列テストモードの場合は、読み出された４ブ
ロツクの情報の論理積をとり、全ビット同一データなら
ば“Ｈ″ （パス）を、それ以外ならば“Ｌ” （フェ
イル）をり。ｕＴピンに出力する。
ロツクの情報の論理積をとり、全ビット同一データなら
ば“Ｈ″ （パス）を、それ以外ならば“Ｌ” （フェ
イル）をり。ｕＴピンに出力する。
テストモード時の書き込みでは、書き込みデータが４本
のデータバス１５すべてに伝わり、４ブロツクに同一デ
ータが書き込まれる。このテストモードに入る方法とし
ては第３図に示すように、ｅｘｔ、Ｒ／Ｗ、ｅｘｔ、Ｃ
ＡＳ、ｅｘｔ、ＲＡｓの順に立ち下げるのが標準である
。ここで、ｅｘｔ、Ｒ／Ｗは読み出し／書き込みを制御
する信号、ｅｘｔ、 ＣＡ Ｓはコラムアドレスを取り
込み、かつ出力を制御する信号、ｅｘｔ、 ＲＡ Ｓは
ロウアドレスを取り込み、かつデバイスをアクティブ状
態にする信号である。この方法により、第１図に示すテ
ストモードコントロール回路１８がテストモードイネー
ブル信号φ７゜を発生し、読み出し／書き込みデータを
コントロールする。
のデータバス１５すべてに伝わり、４ブロツクに同一デ
ータが書き込まれる。このテストモードに入る方法とし
ては第３図に示すように、ｅｘｔ、Ｒ／Ｗ、ｅｘｔ、Ｃ
ＡＳ、ｅｘｔ、ＲＡｓの順に立ち下げるのが標準である
。ここで、ｅｘｔ、Ｒ／Ｗは読み出し／書き込みを制御
する信号、ｅｘｔ、 ＣＡ Ｓはコラムアドレスを取り
込み、かつ出力を制御する信号、ｅｘｔ、 ＲＡ Ｓは
ロウアドレスを取り込み、かつデバイスをアクティブ状
態にする信号である。この方法により、第１図に示すテ
ストモードコントロール回路１８がテストモードイネー
ブル信号φ７゜を発生し、読み出し／書き込みデータを
コントロールする。
以上の説明により、テストモード時はニブルアドレスを
選択する必要がないのでｅｘｔ、Ａ＋ｏが不要になるこ
とがわかる。第１図中のセルプレート電圧コントロール
回路１９の内容を第２図に示す。
選択する必要がないのでｅｘｔ、Ａ＋ｏが不要になるこ
とがわかる。第１図中のセルプレート電圧コントロール
回路１９の内容を第２図に示す。
ｅｘｔ、 Ａ 、。とノードＮ１の間にに個のＮｃｈト
ランジスタが直列にダイオード接続されているとすると
、このトランジスタのしきい値電圧をＶいとして、ｅｘ
Ｌ、Ａ＋ｏの印加電圧がｋＸＶ、、未満ならばｅｘｔ、
Ａ＋。
ランジスタが直列にダイオード接続されているとすると
、このトランジスタのしきい値電圧をＶいとして、ｅｘ
Ｌ、Ａ＋ｏの印加電圧がｋＸＶ、、未満ならばｅｘｔ、
Ａ＋。
とノードＮ１は電気的に遮断され、高抵抗Ｒ１によって
ノードＮ１の電位はＶＳＳにプルダウンされる。６ｘｔ
、Ａ＋ｏの印加電圧がｋｘＶい以上になるとｅｘｔ、Ａ
＋。とノードＮ１は電気的に通じるが、ノードＮ１の電
位はこの時のトランジスタの抵抗値とＲ，の抵抗値によ
って決まる。直列トランジスタの個数とＲ，の値は、ｅ
ｘｔ、Ａ＋ｏの印加電圧がＶ。Ｃ＋αの時のノードＮ１
の電位がインバータＩＮＶ１のしきい値電圧になるよう
に設定しておく、ｅｘｔ、Ａ、。の印加電圧がＶＣＣ＋
α未満の時、φＡ （エージングモード可能信号）は“
Ｌ”レベル、φえ（φ、の反転信号）は＠Ｈ”レベルと
なって、セルプレート電極の電位ｖｃｐは中間電位発生
回路２９から発生される電位になる。ｅｘｔ、Ａｔｏ印
加電圧がＶＣＣ＋α以上になるとφ、は“Ｈ”レベル、
φ＾は“Ｌ”レベルとなり、セルプレート電極の電位Ｖ
ＣＰはＶＣＣとなる。また、この時φ、がテストモード
コントロール回路１８に入力され、第３図に示すタイミ
ングにかかわらずテストモードに入る。
ノードＮ１の電位はＶＳＳにプルダウンされる。６ｘｔ
、Ａ＋ｏの印加電圧がｋｘＶい以上になるとｅｘｔ、Ａ
＋。とノードＮ１は電気的に通じるが、ノードＮ１の電
位はこの時のトランジスタの抵抗値とＲ，の抵抗値によ
って決まる。直列トランジスタの個数とＲ，の値は、ｅ
ｘｔ、Ａ＋ｏの印加電圧がＶ。Ｃ＋αの時のノードＮ１
の電位がインバータＩＮＶ１のしきい値電圧になるよう
に設定しておく、ｅｘｔ、Ａ、。の印加電圧がＶＣＣ＋
α未満の時、φＡ （エージングモード可能信号）は“
Ｌ”レベル、φえ（φ、の反転信号）は＠Ｈ”レベルと
なって、セルプレート電極の電位ｖｃｐは中間電位発生
回路２９から発生される電位になる。ｅｘｔ、Ａｔｏ印
加電圧がＶＣＣ＋α以上になるとφ、は“Ｈ”レベル、
φ＾は“Ｌ”レベルとなり、セルプレート電極の電位Ｖ
ＣＰはＶＣＣとなる。また、この時φ、がテストモード
コントロール回路１８に入力され、第３図に示すタイミ
ングにかかわらずテストモードに入る。
このようなエージングモードへの入り方によれば、ＦＯ
Ｒとは無関係であるので、従来のように電源立ち上げが
緩やかであるためにエージングモードに入らなかったり
、を源ノイズ、アドレスノイズによりエージングモード
へ誤って入ったりすることは防止され、またエージング
モードをリセットするために電源を落とす必要もなくな
る。
Ｒとは無関係であるので、従来のように電源立ち上げが
緩やかであるためにエージングモードに入らなかったり
、を源ノイズ、アドレスノイズによりエージングモード
へ誤って入ったりすることは防止され、またエージング
モードをリセットするために電源を落とす必要もなくな
る。
上記実施例では、×１構成の場合を説明したが、×４構
成の場合は事情が少し異なる。第７図にそのピン配置を
示したＩ Ｍｂｉｔ Ｘ ４ ＤＲＡＭのＤＩＰの場
合も、第６図に示した４ＭｂｉｔＸＩ ＤＲＡＭの場
合と同様空きピンは無い、しかも、この×４構成の場合
にはテストモードでも不要ピンが発生しない、従って、
×４構成ではＯＥピンをエージングモード用ピンとして
使えばよい、ＯＥピンは出力を可能とする機能をもつが
、本来エージングは酸化膜の初期不良をスクリーニング
することが目的なので、デバイスを高温、高電圧のもと
で動作させるだけでよく、出力をモニターする必要は無
い。従って、ＯＥピンをエージングモード用ピンとして
使っても、何等不都合は生じない。
成の場合は事情が少し異なる。第７図にそのピン配置を
示したＩ Ｍｂｉｔ Ｘ ４ ＤＲＡＭのＤＩＰの場
合も、第６図に示した４ＭｂｉｔＸＩ ＤＲＡＭの場
合と同様空きピンは無い、しかも、この×４構成の場合
にはテストモードでも不要ピンが発生しない、従って、
×４構成ではＯＥピンをエージングモード用ピンとして
使えばよい、ＯＥピンは出力を可能とする機能をもつが
、本来エージングは酸化膜の初期不良をスクリーニング
することが目的なので、デバイスを高温、高電圧のもと
で動作させるだけでよく、出力をモニターする必要は無
い。従って、ＯＥピンをエージングモード用ピンとして
使っても、何等不都合は生じない。
なお、以上の実施例では、メモリアレイが４分割された
４ピント並列テストモードの例を説明したが、本発明は
これに限られるものではなく、分割数、テストモード時
の並列ビット数は任意のものに適用できる。また、エー
ジングモード時のセルプレート電位もＶＣＣに限らず、
■８．あるいはその他の電位であってもかまわない。
４ピント並列テストモードの例を説明したが、本発明は
これに限られるものではなく、分割数、テストモード時
の並列ビット数は任意のものに適用できる。また、エー
ジングモード時のセルプレート電位もＶＣＣに限らず、
■８．あるいはその他の電位であってもかまわない。
【発明の効果〕
以上のように、この発明に係る半導体記憶装置によれば
、電源立ち上げ時か否かにかかわらず特定の外部ピン（
×１の場合テストモードで不要になるアドレスピン、×
４の場合ＯＥピン）にＶＣＣ＋α以上を印加した時にの
みエージングモードかつテストモードになり、それ以外
の時は通常の中間電位セルプレートになるようにしたの
で、テストコストの低い、信軌性の高いＤＲＡＭを得ら
れる効果がある。
、電源立ち上げ時か否かにかかわらず特定の外部ピン（
×１の場合テストモードで不要になるアドレスピン、×
４の場合ＯＥピン）にＶＣＣ＋α以上を印加した時にの
みエージングモードかつテストモードになり、それ以外
の時は通常の中間電位セルプレートになるようにしたの
で、テストコストの低い、信軌性の高いＤＲＡＭを得ら
れる効果がある。
第１図は本発明の一実施例による４ＭｂｉｔＸＩＤＲＡ
Ｍを示す簡単なブロック図、第２図は第１図に示したセ
ルプレート電圧コントロール回路を示す図、第３図は標
準的なテストモードに入るためのタイミング図、第４図
はＤＲＡＭのメモリセルを示す断面図、第５図はそのス
トレージキャパシタの絶縁膜にかかる電圧を説明するた
めの図、第６図は標準的な４Ｍｂ（ｔ Ｘ Ｉ ＤＲ
ＡＭ（７）Ｄ ＩＰのピン配置図、第７図は標準的なＩ
Ｍｂｉｔ Ｘ ４ＤＲＡＭのＤＩＰのピン配置図、第
８図はＦＯＲ信号と電源を立ち上げる傾きの関係を示す
波形図である。 ２はセルプレート、３は蓄積酸化膜、１９はセルプレー
ト電圧コントロール回路。 なお、図中、同一符号は同一、または相当部分を示す。
Ｍを示す簡単なブロック図、第２図は第１図に示したセ
ルプレート電圧コントロール回路を示す図、第３図は標
準的なテストモードに入るためのタイミング図、第４図
はＤＲＡＭのメモリセルを示す断面図、第５図はそのス
トレージキャパシタの絶縁膜にかかる電圧を説明するた
めの図、第６図は標準的な４Ｍｂ（ｔ Ｘ Ｉ ＤＲ
ＡＭ（７）Ｄ ＩＰのピン配置図、第７図は標準的なＩ
Ｍｂｉｔ Ｘ ４ＤＲＡＭのＤＩＰのピン配置図、第
８図はＦＯＲ信号と電源を立ち上げる傾きの関係を示す
波形図である。 ２はセルプレート、３は蓄積酸化膜、１９はセルプレー
ト電圧コントロール回路。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- （１）蓄積絶縁膜の初期不良を加速しスクリーニングす
る時間を短縮するためのエージングモードと、テスト時
間を短縮するための複数ビット並列テストモードとを有
する半導体記憶装置において、上記エージングモードで
あり、かつ上記テストモードである場合に不要となるピ
ンに、電源電圧よりも高い所定の電圧以上の電圧が印加
された時にのみ、上記エージングモードと同時に上記テ
ストモードに入ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214152A JPH0262783A (ja) | 1988-08-29 | 1988-08-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214152A JPH0262783A (ja) | 1988-08-29 | 1988-08-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262783A true JPH0262783A (ja) | 1990-03-02 |
Family
ID=16651085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214152A Pending JPH0262783A (ja) | 1988-08-29 | 1988-08-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262783A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05325547A (ja) * | 1992-05-25 | 1993-12-10 | Toshiba Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292299A (ja) * | 1985-06-18 | 1986-12-23 | Toshiba Corp | オンチツプメモリテスト容易化回路 |
| JPS62192998A (ja) * | 1986-02-19 | 1987-08-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1988
- 1988-08-29 JP JP63214152A patent/JPH0262783A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292299A (ja) * | 1985-06-18 | 1986-12-23 | Toshiba Corp | オンチツプメモリテスト容易化回路 |
| JPS62192998A (ja) * | 1986-02-19 | 1987-08-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05325547A (ja) * | 1992-05-25 | 1993-12-10 | Toshiba Corp | 半導体記憶装置 |
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