JPH0241116B2 - - Google Patents
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- JPH0241116B2 JPH0241116B2 JP58025666A JP2566683A JPH0241116B2 JP H0241116 B2 JPH0241116 B2 JP H0241116B2 JP 58025666 A JP58025666 A JP 58025666A JP 2566683 A JP2566683 A JP 2566683A JP H0241116 B2 JPH0241116 B2 JP H0241116B2
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- JP
- Japan
- Prior art keywords
- node
- power source
- circuit
- memory cell
- defective
- Prior art date
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- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims abstract description 38
- 230000002950 deficient Effects 0.000 abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000007664 blowing Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は製造中に発生する欠陥を救済すること
が可能なメモリ回路に関するものである。
が可能なメモリ回路に関するものである。
半導体メモリは近年ますます大容量化の傾向に
あるが、チツプ内に収容される素子数やチツプ面
積の増大に伴い、欠陥のない良品を得ることはま
すます困難になつてきている。そこで予め、チツ
プ内に正規のメモリセルの他に予備のメモリセル
を設けておき、欠陥をもつ正規のメモリセル（以
下不良メモリセルと称する）が存在した場合、そ
の不良メモリセルを予備のメモリセルに置換し
て、該不良メモリセルを含むチツプを救済すると
いう冗長構成を有した半導体メモリが必要となつ
てきた。まず冗長構成を有した半導体メモリにお
ける不良メモリセルの救済方法について第１図を
参照して説明する。第１図において冗長構成を有
する半導体メモリは正規のメモリセル群１、予備
のメモリセル群２、不良メモリセルのアドレスを
記憶させる不良アドレス登録回路３、及び入力ア
ドレスと不良メモリセルのアドレスを比較する比
較回路４を有する。最初に正規のメモリセル群１
の機能試験を行い、その中にある不良メモリセル
のアドレスを識別する。そして不良メモリセルの
アドレスを同一チツプ内にあるプログラム可能な
抵抗素子例えば外部から溶断可能な多結晶シリコ
ンで出来た抵抗素子（以下ポリシリヒユーズと称
する）を有する不良アドレス登録回路に記憶させ
る。つまりポリシリヒユーズが溶断されているか
否かでその不良メモリセルのアドレス情報を記憶
させる。この様に救済処置を施された半導体メモ
リの動作は次の様になる。すなわち、入力アドレ
スと不良アドレス登録回路に記憶されているアド
レスが比較回路に入力され、これらが互いに一致
しない場合は入力アドレスに対応する正規のメモ
リセルが選択され、また一致した場合は正規のメ
モリセル群内にある不良メモリセルは選択されず
そのアドレスに対応した予備のメモリセルが選択
される。以上が冗長構成を有する半導体メモリに
おける不良メモリセルの救済方法及びその動作で
あるが、ここで本発明が関係する不良アドレス登
録回路の従来例を説明する。第２図においてQ1
は節点N1をドレイン、電源VCCをソース、信号
CEをゲートとするＰチヤンネルMOSトランジス
タ（以下Ｒ−chトランジスタと称する）である。
POLY1は節点N1とAOUTの間に接続されるポリシ
リヒユーズであり、Q2は節点AOUTをドレイン、
接地電位をもつ電源GNDをソース、電源VCCをゲ
ートとするＮチヤンネルMOSトランジスタ（以
下Ｎ−chトランジスタと称する）である。ここ
で信号は半導体メモリの待機時の電流をおさ
えるための信号である。不良メモリセルのアドレ
スを該不良アドレス登録回路に記憶させるには、
不良メモリセルのアドレスが“１”情報の場合は
ポリシリヒユーズを溶断し、“０”情報の場合に
は溶断しない様にして不良メモリセルのアドレス
を記憶させる。もちろん、ここで不良メモリセル
のアドレス情報を記憶させるのにこの逆でも構わ
ない。この不良アドレス登録回路の節点AOUTは
ポリシリヒユーズを溶断しない場合には十分な高
電位が出力される様にＰ−chトランジスタQ1の
トランジスタサイズを大きく、ポリシリヒユーズ
POLY1の抵抗R1を小さく、Ｎ−chトランジスタ
Q2のトランジスタサイズを小さくなる様にしな
ければならない。ポリシリヒユーズPOLY1が溶
断されている場合には節点AOUTに接地電位が出
力されるのは当然である。この様な従来の回路で
はポリシリヒユーズを溶断しない場合、動作時に
DC的な電流が流れ、かつ節点AOUTに十分な高電
位を出力させるためにＰ−chトランジスタQ1の
トランジスタサイズを大きくしなければならず信
号の負荷が重くなつてしまうという欠点があ
つた。
あるが、チツプ内に収容される素子数やチツプ面
積の増大に伴い、欠陥のない良品を得ることはま
すます困難になつてきている。そこで予め、チツ
プ内に正規のメモリセルの他に予備のメモリセル
を設けておき、欠陥をもつ正規のメモリセル（以
下不良メモリセルと称する）が存在した場合、そ
の不良メモリセルを予備のメモリセルに置換し
て、該不良メモリセルを含むチツプを救済すると
いう冗長構成を有した半導体メモリが必要となつ
てきた。まず冗長構成を有した半導体メモリにお
ける不良メモリセルの救済方法について第１図を
参照して説明する。第１図において冗長構成を有
する半導体メモリは正規のメモリセル群１、予備
のメモリセル群２、不良メモリセルのアドレスを
記憶させる不良アドレス登録回路３、及び入力ア
ドレスと不良メモリセルのアドレスを比較する比
較回路４を有する。最初に正規のメモリセル群１
の機能試験を行い、その中にある不良メモリセル
のアドレスを識別する。そして不良メモリセルの
アドレスを同一チツプ内にあるプログラム可能な
抵抗素子例えば外部から溶断可能な多結晶シリコ
ンで出来た抵抗素子（以下ポリシリヒユーズと称
する）を有する不良アドレス登録回路に記憶させ
る。つまりポリシリヒユーズが溶断されているか
否かでその不良メモリセルのアドレス情報を記憶
させる。この様に救済処置を施された半導体メモ
リの動作は次の様になる。すなわち、入力アドレ
スと不良アドレス登録回路に記憶されているアド
レスが比較回路に入力され、これらが互いに一致
しない場合は入力アドレスに対応する正規のメモ
リセルが選択され、また一致した場合は正規のメ
モリセル群内にある不良メモリセルは選択されず
そのアドレスに対応した予備のメモリセルが選択
される。以上が冗長構成を有する半導体メモリに
おける不良メモリセルの救済方法及びその動作で
あるが、ここで本発明が関係する不良アドレス登
録回路の従来例を説明する。第２図においてQ1
は節点N1をドレイン、電源VCCをソース、信号
CEをゲートとするＰチヤンネルMOSトランジス
タ（以下Ｒ−chトランジスタと称する）である。
POLY1は節点N1とAOUTの間に接続されるポリシ
リヒユーズであり、Q2は節点AOUTをドレイン、
接地電位をもつ電源GNDをソース、電源VCCをゲ
ートとするＮチヤンネルMOSトランジスタ（以
下Ｎ−chトランジスタと称する）である。ここ
で信号は半導体メモリの待機時の電流をおさ
えるための信号である。不良メモリセルのアドレ
スを該不良アドレス登録回路に記憶させるには、
不良メモリセルのアドレスが“１”情報の場合は
ポリシリヒユーズを溶断し、“０”情報の場合に
は溶断しない様にして不良メモリセルのアドレス
を記憶させる。もちろん、ここで不良メモリセル
のアドレス情報を記憶させるのにこの逆でも構わ
ない。この不良アドレス登録回路の節点AOUTは
ポリシリヒユーズを溶断しない場合には十分な高
電位が出力される様にＰ−chトランジスタQ1の
トランジスタサイズを大きく、ポリシリヒユーズ
POLY1の抵抗R1を小さく、Ｎ−chトランジスタ
Q2のトランジスタサイズを小さくなる様にしな
ければならない。ポリシリヒユーズPOLY1が溶
断されている場合には節点AOUTに接地電位が出
力されるのは当然である。この様な従来の回路で
はポリシリヒユーズを溶断しない場合、動作時に
DC的な電流が流れ、かつ節点AOUTに十分な高電
位を出力させるためにＰ−chトランジスタQ1の
トランジスタサイズを大きくしなければならず信
号の負荷が重くなつてしまうという欠点があ
つた。
本発明の目的は上述した欠点を改良した不良ア
ドレス登録回路を備えた相補型MOSメモリ回路
を提供することにある。
ドレス登録回路を備えた相補型MOSメモリ回路
を提供することにある。
本発明による相補型MOSメモリ回路は欠陥メ
モリセルのアドレスがプログラムされる不良アド
レス登録回路を備えた欠陥メモリセル救済可能な
相補型MOSメモリ回路において、前記不良アド
レス登録回路が第１のインバータと第２のインバ
ータを相互接続して成るフリツプフロツプで構成
され、前記第１のインバータがプログラム可能な
抵抗素子と第１のＮ−chトランジスタとで成り、
前記第２のインバータが第１のＰ−chトランジ
スタと第２のＮ−chトランジスタとで成り、前
記第１及び第２のインバータの各々の出力の電源
投入時における時定数の差によつて前記抵抗素子
への書込み・未書込みに対応した前記フリツプフ
ロツプの２つの状態が定まる様に構成したことを
特徴とする。
モリセルのアドレスがプログラムされる不良アド
レス登録回路を備えた欠陥メモリセル救済可能な
相補型MOSメモリ回路において、前記不良アド
レス登録回路が第１のインバータと第２のインバ
ータを相互接続して成るフリツプフロツプで構成
され、前記第１のインバータがプログラム可能な
抵抗素子と第１のＮ−chトランジスタとで成り、
前記第２のインバータが第１のＰ−chトランジ
スタと第２のＮ−chトランジスタとで成り、前
記第１及び第２のインバータの各々の出力の電源
投入時における時定数の差によつて前記抵抗素子
への書込み・未書込みに対応した前記フリツプフ
ロツプの２つの状態が定まる様に構成したことを
特徴とする。
次に本発明の実施例につき図を用いて詳細に説
明する。
明する。
第３図に本発明の不良アドレス登録回路を示
す。第３図においてPOLY2は電源VCCと節点N2
の間に接続されるポリシリヒユーズであり、Q3
は節点N2をドレイン、電源GNDをソースとする
Ｎ−chトランジスタである。Q4とQ5は各々Ｐ−
chトランジスタとＮ−chトランジスタで節点N2
を入力、BOUTを出力とする相補型インバータを構
成し、節点BOUTはＮ−chトランジスタQ3のゲー
トに接続されている。またC1とC2は各々節点N2
とBOUTの容量であり、R2は溶断されていない時
のポリシリヒユーズPOLY2の抵抗、R4はＰ−ch
トランジスタQ4のオン抵抗である。第３図の動
作を説明する。ポリシリヒユーズPOLY2が溶断
されていない時、式(1)の様に回路定数を R2C1＜R4C2 (1) 設定すれば電源VCC投入後節点N2は節点BOUTより
も早く電源VCCの電位になろうとする。また節点
N2は相補型インバータの入力に接続され、該相
補型インバータの出力節点BOUTはＮ−chトラン
ジスタQ3のゲートに入力されているので節点N2
は電源VCCの電位、節点BOUTは接地電位になる。
したがつてこの回路にDC的な電流が流れること
はない。ポリシリヒユーズPOLY2が溶断されて
いる時、電源投入前においては節点N2は接地電
位のフローテイング状態であり、電源VCC投入後
節点BOUTには電源VCCの電位が出力される。また
節点BOUTはＮ−chトランジスタQ3のゲートに入
力されているので、最初接地電位のフローテイン
グ状態であつた節点N2は電源GNDに低インピー
ダンスで接続された接地電位が出力される。
す。第３図においてPOLY2は電源VCCと節点N2
の間に接続されるポリシリヒユーズであり、Q3
は節点N2をドレイン、電源GNDをソースとする
Ｎ−chトランジスタである。Q4とQ5は各々Ｐ−
chトランジスタとＮ−chトランジスタで節点N2
を入力、BOUTを出力とする相補型インバータを構
成し、節点BOUTはＮ−chトランジスタQ3のゲー
トに接続されている。またC1とC2は各々節点N2
とBOUTの容量であり、R2は溶断されていない時
のポリシリヒユーズPOLY2の抵抗、R4はＰ−ch
トランジスタQ4のオン抵抗である。第３図の動
作を説明する。ポリシリヒユーズPOLY2が溶断
されていない時、式(1)の様に回路定数を R2C1＜R4C2 (1) 設定すれば電源VCC投入後節点N2は節点BOUTより
も早く電源VCCの電位になろうとする。また節点
N2は相補型インバータの入力に接続され、該相
補型インバータの出力節点BOUTはＮ−chトラン
ジスタQ3のゲートに入力されているので節点N2
は電源VCCの電位、節点BOUTは接地電位になる。
したがつてこの回路にDC的な電流が流れること
はない。ポリシリヒユーズPOLY2が溶断されて
いる時、電源投入前においては節点N2は接地電
位のフローテイング状態であり、電源VCC投入後
節点BOUTには電源VCCの電位が出力される。また
節点BOUTはＮ−chトランジスタQ3のゲートに入
力されているので、最初接地電位のフローテイン
グ状態であつた節点N2は電源GNDに低インピー
ダンスで接続された接地電位が出力される。
以上の様に本発明を適用すればポリシリヒユー
ズを溶断するか否かにかかわらずDC的な電流を
おさえることができ、また制御信号も必要としな
いで不良アドレス登録回路を構成することができ
る。
ズを溶断するか否かにかかわらずDC的な電流を
おさえることができ、また制御信号も必要としな
いで不良アドレス登録回路を構成することができ
る。
第１図は欠陥メモリセルの救済可能な半導体メ
モリの構成図、 １……正規のメモリセル群、２……予備のメモ
リセル群、３……不良アドレス登録回路、４……
比較回路、 第２図は従来の不良アドレス登録回路を示す
図、第３図は本発明の不良アドレス登録回路を示
す図である。 Q1，Q4……ＰチヤンネルMOSトランジスタ、
Q2，Q3，Q5……ＮチヤンネルMOSトランジス
タ、POLY1，POLY2……外部から溶断可能な抵
抗素子、N1，N2，AOUT，BOUT……節点、……
制御信号、C1，C2……節点N2，BOUTの容量、R1，
R2……POLY1，POLY2の抵抗、R4……Q4のオ
ン抵抗。
モリの構成図、 １……正規のメモリセル群、２……予備のメモ
リセル群、３……不良アドレス登録回路、４……
比較回路、 第２図は従来の不良アドレス登録回路を示す
図、第３図は本発明の不良アドレス登録回路を示
す図である。 Q1，Q4……ＰチヤンネルMOSトランジスタ、
Q2，Q3，Q5……ＮチヤンネルMOSトランジス
タ、POLY1，POLY2……外部から溶断可能な抵
抗素子、N1，N2，AOUT，BOUT……節点、……
制御信号、C1，C2……節点N2，BOUTの容量、R1，
R2……POLY1，POLY2の抵抗、R4……Q4のオ
ン抵抗。
Claims (1)
- 【特許請求の範囲】 １ 第１のインバータの入力節点と出力節点を第
２のインバータの出力節点および入力節点にそれ
ぞれ接続して成るフリツプフロツプで構成され、
前記第１のインバータがプログラム可能な抵抗素
子と第１の一導電型MOSトランジスタとで成り、
前記第２のインバータが第１の逆導電型MOSト
ランジスタと第２の一導電型MOSトランジスタ
とで成り、前記抵抗素子の導通抵抗をＲ１、前記
第１の逆導電型MOSトランジスタの導通時の抵
抗をＲ２、前記第１のインバータの出力節点の容
量をＣ１、前記第２のインバータの出力節点をＣ
２とするとき、 C1R1＜C2R2 の関係が満たされていることを特徴とするメモリ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025666A JPS59152597A (ja) | 1983-02-18 | 1983-02-18 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025666A JPS59152597A (ja) | 1983-02-18 | 1983-02-18 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59152597A JPS59152597A (ja) | 1984-08-31 |
| JPH0241116B2 true JPH0241116B2 (ja) | 1990-09-14 |
Family
ID=12172109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025666A Granted JPS59152597A (ja) | 1983-02-18 | 1983-02-18 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59152597A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251859A (ja) * | 1986-04-24 | 1987-11-02 | Matsushita Electric Ind Co Ltd | アドレスロ−ルコ−ル回路 |
| JP2602506B2 (ja) * | 1987-07-01 | 1997-04-23 | 株式会社日立製作所 | 半導体メモリ |
| KR940008213B1 (ko) * | 1991-12-31 | 1994-09-08 | 현대전자산업 주식회사 | 컬럼 리페어의 입출력 선택회로 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136236A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Readout and write-in enable memory |
| JPS5711526A (en) * | 1980-06-25 | 1982-01-21 | Nec Corp | Latch circuit |
| JPS5792500A (en) * | 1980-10-06 | 1982-06-09 | Inmos Corp | Randam-access-memory having redundancy |
| JPS57152593A (en) * | 1981-03-17 | 1982-09-20 | Nec Corp | Insulated gate type storing circuit |
| JPS58105496A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | 半導体集積回路 |
| JPS58130495A (ja) * | 1982-01-29 | 1983-08-03 | Toshiba Corp | 半導体記憶装置 |
-
1983
- 1983-02-18 JP JP58025666A patent/JPS59152597A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54136236A (en) * | 1978-04-14 | 1979-10-23 | Nec Corp | Readout and write-in enable memory |
| JPS5711526A (en) * | 1980-06-25 | 1982-01-21 | Nec Corp | Latch circuit |
| JPS5792500A (en) * | 1980-10-06 | 1982-06-09 | Inmos Corp | Randam-access-memory having redundancy |
| JPS57152593A (en) * | 1981-03-17 | 1982-09-20 | Nec Corp | Insulated gate type storing circuit |
| JPS58105496A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | 半導体集積回路 |
| JPS58130495A (ja) * | 1982-01-29 | 1983-08-03 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59152597A (ja) | 1984-08-31 |
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