JPS62251859A - アドレスロ−ルコ−ル回路 - Google Patents
アドレスロ−ルコ−ル回路Info
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- JPS62251859A JPS62251859A JP61095361A JP9536186A JPS62251859A JP S62251859 A JPS62251859 A JP S62251859A JP 61095361 A JP61095361 A JP 61095361A JP 9536186 A JP9536186 A JP 9536186A JP S62251859 A JPS62251859 A JP S62251859A
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- 230000002950 deficient Effects 0.000 claims abstract description 31
- 230000015654 memory Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、大規模集積化された半導体装置に組み込まれ
たランダムアクセスメモリ装置の不良アドレスを検出す
るだめのアドレスｌコールコール回路に関するものであ
る。
たランダムアクセスメモリ装置の不良アドレスを検出す
るだめのアドレスｌコールコール回路に関するものであ
る。
従来の技術
近年、半導体集積回路の大規模化に伴い、半導体メモリ
装置も高集積化・大容量化の一途をたどってきた。その
際、高集積化・大容量化に伴なう最小寸法のｍｍ化やチ
ップ面積の増大により発生する歩留り低下を補償するた
めに種々の工夫が加えられてきた。中でも、大容量化さ
れたランダムアクセスメモリにおける冗長回路は、歩留
り確保の有力な手段として注目されてきた。
装置も高集積化・大容量化の一途をたどってきた。その
際、高集積化・大容量化に伴なう最小寸法のｍｍ化やチ
ップ面積の増大により発生する歩留り低下を補償するた
めに種々の工夫が加えられてきた。中でも、大容量化さ
れたランダムアクセスメモリにおける冗長回路は、歩留
り確保の有力な手段として注目されてきた。
一般に、ランダムアクセスメモリにおける冗長回路は、
所定のメモリ容量分のメモリセルマトリクスに、単一ま
たは複数行相当の予備メモリセル群と、単一または複数
列相当の予備メモリセル群を付加しく行または列のいず
れか一方のみの場合もある。）、不良メモリセルを含む
行くまたは列）を予備行くまたは列）と入れかえること
により不良メモリセルの救済を行なうものである。その
際、ランダムアクセスメモリ装置の外部から印加するア
ドレスと選択されたメモリセルの物理アドレスとの対応
をつけるために、どの行くまたは列）を予備行（または
列）と入れかえたかを外部に読み出す、いわゆる、アド
レスロールコールの機能を設ける。その場合、このアド
レスロールコールをいかにして効率良（行なうかが、冗
長回路を採用したランダムアクセスメモリ装置の使いや
すさを決定する一要因となってきた。
所定のメモリ容量分のメモリセルマトリクスに、単一ま
たは複数行相当の予備メモリセル群と、単一または複数
列相当の予備メモリセル群を付加しく行または列のいず
れか一方のみの場合もある。）、不良メモリセルを含む
行くまたは列）を予備行くまたは列）と入れかえること
により不良メモリセルの救済を行なうものである。その
際、ランダムアクセスメモリ装置の外部から印加するア
ドレスと選択されたメモリセルの物理アドレスとの対応
をつけるために、どの行くまたは列）を予備行（または
列）と入れかえたかを外部に読み出す、いわゆる、アド
レスロールコールの機能を設ける。その場合、このアド
レスロールコールをいかにして効率良（行なうかが、冗
長回路を採用したランダムアクセスメモリ装置の使いや
すさを決定する一要因となってきた。
以下に、従来のアドレスロールコール回路について説明
する。
する。
第３図は、従来のアドレスロールコール回路の一例をＮ
チャネルＭＯ８の場合について示すものであり、第４図
は、第３図の回路における各ノードの信号波形を模式的
に示している。
チャネルＭＯ８の場合について示すものであり、第４図
は、第３図の回路における各ノードの信号波形を模式的
に示している。
第３図で、１はアドレスバッファであり、外部から与え
られたアドレスＡ、−Ａ、に応じて内部行アドレス信号
ＡＯＲ−Ａｎｔｉとその反転信号ＡＯＲ〜Ａｒｖ（列ア
ドレスの場合Ａ Ｏｃ”” Ａｋｃ＋ ＡＯｃ”” Ａ
ｋｃ）を発生する。
られたアドレスＡ、−Ａ、に応じて内部行アドレス信号
ＡＯＲ−Ａｎｔｉとその反転信号ＡＯＲ〜Ａｒｖ（列ア
ドレスの場合Ａ Ｏｃ”” Ａｋｃ＋ ＡＯｃ”” Ａ
ｋｃ）を発生する。
ここで、ｍ、ｎ、には正の整数でメモリ容量。
語４ＪＩ成、アドレスマルチプレクスの有無などにより
決まる。２は、不良アドレス記憶ＲＯＭであり、不良メ
モリセルを含む行（または列）を予備行（または列〉と
入れかえる際に、不良行アドレスＲＡＯＲ−ＲＡｎｎ、
ＲＡＯＲ−ＲＡｎＲ（または、不良列アドレスＲＡＯ
ｃ〜ＲＡｋｃ＋ ＲＡｏｃ〜ＲＡｋｃ）が例えばヒユー
ズ切断などの方法により記憶される。３はアドレス比較
回路であり、アドレスバッファ１で発生された内部アド
レス信号と、不良アドレス記憶ＲＯＭ２の内容と比較し
、第４図のタイミング図に示したように、その結果が一
致であればハイレベル、不一致であればロウレベルを、
それぞれ、ノードＮ１に発生する。６は、一致信号出力
回路であり、トランジスタＱ１と同Ｑ２とにより構成さ
れる。
決まる。２は、不良アドレス記憶ＲＯＭであり、不良メ
モリセルを含む行（または列）を予備行（または列〉と
入れかえる際に、不良行アドレスＲＡＯＲ−ＲＡｎｎ、
ＲＡＯＲ−ＲＡｎＲ（または、不良列アドレスＲＡＯ
ｃ〜ＲＡｋｃ＋ ＲＡｏｃ〜ＲＡｋｃ）が例えばヒユー
ズ切断などの方法により記憶される。３はアドレス比較
回路であり、アドレスバッファ１で発生された内部アド
レス信号と、不良アドレス記憶ＲＯＭ２の内容と比較し
、第４図のタイミング図に示したように、その結果が一
致であればハイレベル、不一致であればロウレベルを、
それぞれ、ノードＮ１に発生する。６は、一致信号出力
回路であり、トランジスタＱ１と同Ｑ２とにより構成さ
れる。
ＶＳＳは電位がＯｖの電源である。ここで、外部端子Ｔ
をトランジスタＱｌ、Ｑ２のオン抵抗に比べて十分高い
外付は抵抗で適当な負電圧にプルダウンすることで、第
４図に示したように、ノードＮ１がロウレベル（アドレ
ス比較の結果が不一致）の場合、外部端子Ｔに一２Ｖｒ
の電位が発生し、ノードＮｌがハイレベル（アドレス比
較の結果が一致）の場合、外部端子Ｔに−Ｖｔの電位が
発生する。（ＶｒはトランジスタＱ１．Ｑ２のしきい値
電圧。基板バイアス効果は無視。）このように、第３図
の回路によれば、外部端子Ｔの電位がハイレベル（−Ｖ
ｔ＞かロウレベル（２Ｖｙ）かを検知することで、外部
から与えられたアドレスに対応する行アドレス（または
列アドレス）が不良行アドレス（または不良列アドレス
）と一致するかどうかを知ることができる。その際、行
アドレス一致信号出力用外部端子と列アドレス一致信号
出力用外部端子には、当該ランダムアクセスメモリ装置
の、例えば、読み出し動作時のデータ入力端子や書き込
み動作時のデータ出力端子といったドントケア状態の外
部端子を利用すればよい。
をトランジスタＱｌ、Ｑ２のオン抵抗に比べて十分高い
外付は抵抗で適当な負電圧にプルダウンすることで、第
４図に示したように、ノードＮ１がロウレベル（アドレ
ス比較の結果が不一致）の場合、外部端子Ｔに一２Ｖｒ
の電位が発生し、ノードＮｌがハイレベル（アドレス比
較の結果が一致）の場合、外部端子Ｔに−Ｖｔの電位が
発生する。（ＶｒはトランジスタＱ１．Ｑ２のしきい値
電圧。基板バイアス効果は無視。）このように、第３図
の回路によれば、外部端子Ｔの電位がハイレベル（−Ｖ
ｔ＞かロウレベル（２Ｖｙ）かを検知することで、外部
から与えられたアドレスに対応する行アドレス（または
列アドレス）が不良行アドレス（または不良列アドレス
）と一致するかどうかを知ることができる。その際、行
アドレス一致信号出力用外部端子と列アドレス一致信号
出力用外部端子には、当該ランダムアクセスメモリ装置
の、例えば、読み出し動作時のデータ入力端子や書き込
み動作時のデータ出力端子といったドントケア状態の外
部端子を利用すればよい。
発明が解決しようとする問題点
上記のような従来の方式では、冗長回路として予備行と
予備列の相方を備えた場合に、第３図中の一致信号出力
用外部端子として、行アドレス用と列アドレス用それぞ
れ別の端子が必要である。
予備列の相方を備えた場合に、第３図中の一致信号出力
用外部端子として、行アドレス用と列アドレス用それぞ
れ別の端子が必要である。
ところがランダムアクセスメモリ装置のビット数２語構
成２機能によっては第３図のようなアドレスロールコー
ル回路のアドレス一致信号出力端子Ｔとして使用可能な
外部端子を複数に確保できない場合があり、このような
場合は、アドレスロールコール機能の実現のために専用
の外部端子を増設する必要がある。しかし、これはラン
ダムアクセスメモリ装置の小型化に対する障害となる。
成２機能によっては第３図のようなアドレスロールコー
ル回路のアドレス一致信号出力端子Ｔとして使用可能な
外部端子を複数に確保できない場合があり、このような
場合は、アドレスロールコール機能の実現のために専用
の外部端子を増設する必要がある。しかし、これはラン
ダムアクセスメモリ装置の小型化に対する障害となる。
このように、従来のアドレスロールコール回路において
は、予備行と予備列との相方に冗長回路を適用した不良
アドレスを知るために、外部端子数の増加をまねく場合
が生ずるという問題点があった。
は、予備行と予備列との相方に冗長回路を適用した不良
アドレスを知るために、外部端子数の増加をまねく場合
が生ずるという問題点があった。
本発明は、上記従来の問題点を解消するもので、外部卯
加した行および列アドレスに対する不良アドレスとの一
致信号が、単一の外部端子に出力でき、端子数の増大な
どの障害のないアドレスロールコール回路を提供するこ
とを目的とする。
加した行および列アドレスに対する不良アドレスとの一
致信号が、単一の外部端子に出力でき、端子数の増大な
どの障害のないアドレスロールコール回路を提供するこ
とを目的とする。
問題点を解決するための手段
本発明は、行アドレスと列アドレスとを入力する手段、
不良行アドレスと不良列アドレスとを記憶する手段、前
記行アドレスと前記不良行アドレスとを比較するための
第１のアドレス比較手段、前記列アドレスと前記不良列
アドレスとを比較するための第２のアドレス比較手段お
よび前記第１と第２の各アドレス比較手段からアドレス
一致信号を異なる時刻に外部端子に出力する手段を具備
することを特徴とするアドレスロールコール回路である
。
不良行アドレスと不良列アドレスとを記憶する手段、前
記行アドレスと前記不良行アドレスとを比較するための
第１のアドレス比較手段、前記列アドレスと前記不良列
アドレスとを比較するための第２のアドレス比較手段お
よび前記第１と第２の各アドレス比較手段からアドレス
一致信号を異なる時刻に外部端子に出力する手段を具備
することを特徴とするアドレスロールコール回路である
。
作用
本発明によれば、予備行と予備列とを備えた冗長回路に
おけるアドレスロールコールが単一の外部端子をアドレ
ス一致信号出力端子として流用するだけで実現でき、端
子数の増大などランダムアクセスメモリ装置の小型化を
阻害することのないアドレスロールコール回路が得られ
る。
おけるアドレスロールコールが単一の外部端子をアドレ
ス一致信号出力端子として流用するだけで実現でき、端
子数の増大などランダムアクセスメモリ装置の小型化を
阻害することのないアドレスロールコール回路が得られ
る。
実施例
第１図は本発明実施例のアドレスロールコール回路を示
す回路図で、第２図は第１図の回路中の各ノードの信号
波形を模式的に示すタイミング図である。なお、ここで
、ＮチャネルＭＯ８型トランジスタを用い、アドレスマ
ルチプレクス方式を用いたダイナミックＲＡＭについて
例示した。第１図において■ｃｃは正電位の電源、ＶＳ
Ｓは電位Ｏｖの電源である。ＡＯ−Ａ、（ｍは正の整数
、メモリ容量で決まる。）は外部より与えられるアドレ
ス信号、１はアドレスバッファで、ＡＯ〜Ａｌｌ１に応
じて、行アドレス信号Ａ ＯＲ”” Ａ ｎＲとその反
転信号Ａ ＯＲ”” Ａ ｎＲおよび、列アドレス信号
Ａ Ｏｃ ％ Ａ ｋｃとその反転信号ＡＯｃ〜Ａｋｃ
を発生する。２．４は不良行、不良列の各アドレス記憶
ＲＯＭで、どのアドレスの行くまたは列）を予備行くま
たは列）と入れかえたかが記憶される。なお、２は不良
行アドレスＲＡｏＲ＝ ＲＡｎＲ＋ ＲＡＯＲ−ＲＡｎ
ｎ、４は不良列アドレスＲＡｏｃ”＝ ＲＡｉ＋ｃ 、
ＲＡＯ（Ｈ〜ＲＡｉ＋ｃを記憶する。３は行アドレス比
較回路で、ノードＮ１には、不良行アドレスと外部アド
レスが一致した場合にハイレベルが出力され、不一致の
場合にローレベルが出力される。５は、列アドレス比較
回路で、ノードＮ２には、行アドレスと同様に、一致の
場合にハイレベル、不一致の場合にローレベルが出力さ
れる。ここで、ＲＡＳおよびＣＡＳは、外部クロックで
あるが、第１図では、アドレスマルチプレックス方式を
用いたダイナミックＲＡＭを想定しているので、第２図
に示したように行アドレスはＲＡＳの立ち下がりに同期
して発生する。列アドレスについては、ＣＡＳの立ち下
がりｌこ同期して取り込みが行なわれ、ノードＮ２の信
号もＣＡＳに同期する。φ２はＲＡＳと同期の内部クロ
ック信号、φ１．φ２は、ＲＡＳ、ＣＡＳで起動され、
タイミング発生回路７およびタイミング発生回路８で発
生される内部クロック信号であり、第２図に示したよう
に、φＩはＲＡＳと逆相、φ２はＣＡＳと逆相となる。
す回路図で、第２図は第１図の回路中の各ノードの信号
波形を模式的に示すタイミング図である。なお、ここで
、ＮチャネルＭＯ８型トランジスタを用い、アドレスマ
ルチプレクス方式を用いたダイナミックＲＡＭについて
例示した。第１図において■ｃｃは正電位の電源、ＶＳ
Ｓは電位Ｏｖの電源である。ＡＯ−Ａ、（ｍは正の整数
、メモリ容量で決まる。）は外部より与えられるアドレ
ス信号、１はアドレスバッファで、ＡＯ〜Ａｌｌ１に応
じて、行アドレス信号Ａ ＯＲ”” Ａ ｎＲとその反
転信号Ａ ＯＲ”” Ａ ｎＲおよび、列アドレス信号
Ａ Ｏｃ ％ Ａ ｋｃとその反転信号ＡＯｃ〜Ａｋｃ
を発生する。２．４は不良行、不良列の各アドレス記憶
ＲＯＭで、どのアドレスの行くまたは列）を予備行くま
たは列）と入れかえたかが記憶される。なお、２は不良
行アドレスＲＡｏＲ＝ ＲＡｎＲ＋ ＲＡＯＲ−ＲＡｎ
ｎ、４は不良列アドレスＲＡｏｃ”＝ ＲＡｉ＋ｃ 、
ＲＡＯ（Ｈ〜ＲＡｉ＋ｃを記憶する。３は行アドレス比
較回路で、ノードＮ１には、不良行アドレスと外部アド
レスが一致した場合にハイレベルが出力され、不一致の
場合にローレベルが出力される。５は、列アドレス比較
回路で、ノードＮ２には、行アドレスと同様に、一致の
場合にハイレベル、不一致の場合にローレベルが出力さ
れる。ここで、ＲＡＳおよびＣＡＳは、外部クロックで
あるが、第１図では、アドレスマルチプレックス方式を
用いたダイナミックＲＡＭを想定しているので、第２図
に示したように行アドレスはＲＡＳの立ち下がりに同期
して発生する。列アドレスについては、ＣＡＳの立ち下
がりｌこ同期して取り込みが行なわれ、ノードＮ２の信
号もＣＡＳに同期する。φ２はＲＡＳと同期の内部クロ
ック信号、φ１．φ２は、ＲＡＳ、ＣＡＳで起動され、
タイミング発生回路７およびタイミング発生回路８で発
生される内部クロック信号であり、第２図に示したよう
に、φＩはＲＡＳと逆相、φ２はＣＡＳと逆相となる。
これらの各内部クロックφ１とφ２は、ダイナミックＲ
ＡＭにおける、既存の内部クロック、例えば、φ１には
センスアンプ駆動クロック、φ２にはデータ出力バッフ
ァ駆動クロックなどを用いればよい。φ１とφ２．φ、
を用い、第１図のトランジスタＱＩ［〜ＱＣｓで構成さ
れる回路により、制御クロック信号φ！２を生成する。
ＡＭにおける、既存の内部クロック、例えば、φ１には
センスアンプ駆動クロック、φ２にはデータ出力バッフ
ァ駆動クロックなどを用いればよい。φ１とφ２．φ、
を用い、第１図のトランジスタＱＩ［〜ＱＣｓで構成さ
れる回路により、制御クロック信号φ！２を生成する。
第１図において、トランジスタＱ＋＋のゲートノードＧ
ｌ＋は、クロックφ２によりトランジスタＱ＋３とＱ１
０を通して、予備充電されており、ＲＡＳがローレベル
となり、内部クロックφ！がハイレベルとなることで、
トランジスタＱ＋＋を通して、制御クロックφ１′もハ
イレベルに立ち上がる。次に、ＣＡＳがローレベルとな
り、内部クロックφ２がハイレベルになると、トランジ
スタＱ１４によりノードＧＩＩ＋ トランジスタＱ＋
ｓによりφ１′がそれぞれＯＶまで放電され、制御クロ
ックφビはローレベルにリセットされる。このようにし
て第２図に示したような制御クロックφ【）の波形が実
現される。ここで、制御クロックφビとノードＮ１の信
号との論理槽により信号φＲ１内部クロックφ２とノー
ドＮ２の信号との論理積により信号φ。を発生し、さら
に信号φＲと信号φ。との論理和により、一致信号出力
回路６を通じて、その一致信号出力を外部端子Ｔに発生
する。このようにすることで、ＲＡＳがローレベルにな
ってからＣＡＳがローレベルになるまでの間、行アドレ
ス一致信号（外部行アドレス入力と不良行アドレス記憶
ＲＯＭの内容が一致すればハイレベル、不一致ならロー
レベル）が外部端子Ｔに出力され、ＣＡＳがローレベル
になると、列アドレス一致信号が同じ端子Ｔに出力され
る。ここで、外部端子Ｔには例えば読み出し時のデータ
入力端子や、書き込み時のデータ出力端子を用いればよ
い。また、第１図中の一致信号出力回路６には、例えば
、第３図中の一致信号出力回路６と同じ構成を用いれば
よい。
ｌ＋は、クロックφ２によりトランジスタＱ＋３とＱ１
０を通して、予備充電されており、ＲＡＳがローレベル
となり、内部クロックφ！がハイレベルとなることで、
トランジスタＱ＋＋を通して、制御クロックφ１′もハ
イレベルに立ち上がる。次に、ＣＡＳがローレベルとな
り、内部クロックφ２がハイレベルになると、トランジ
スタＱ１４によりノードＧＩＩ＋ トランジスタＱ＋
ｓによりφ１′がそれぞれＯＶまで放電され、制御クロ
ックφビはローレベルにリセットされる。このようにし
て第２図に示したような制御クロックφ【）の波形が実
現される。ここで、制御クロックφビとノードＮ１の信
号との論理槽により信号φＲ１内部クロックφ２とノー
ドＮ２の信号との論理積により信号φ。を発生し、さら
に信号φＲと信号φ。との論理和により、一致信号出力
回路６を通じて、その一致信号出力を外部端子Ｔに発生
する。このようにすることで、ＲＡＳがローレベルにな
ってからＣＡＳがローレベルになるまでの間、行アドレ
ス一致信号（外部行アドレス入力と不良行アドレス記憶
ＲＯＭの内容が一致すればハイレベル、不一致ならロー
レベル）が外部端子Ｔに出力され、ＣＡＳがローレベル
になると、列アドレス一致信号が同じ端子Ｔに出力され
る。ここで、外部端子Ｔには例えば読み出し時のデータ
入力端子や、書き込み時のデータ出力端子を用いればよ
い。また、第１図中の一致信号出力回路６には、例えば
、第３図中の一致信号出力回路６と同じ構成を用いれば
よい。
以上のように、本実施例によれば、単一の外部端子にア
ドレスロールコールの結果が、行アドレス、列アドレス
について時分割で出力されるため、アドレスロールコー
ル用に端子を増設する必要が全くなくなる。
ドレスロールコールの結果が、行アドレス、列アドレス
について時分割で出力されるため、アドレスロールコー
ル用に端子を増設する必要が全くなくなる。
また本実施例では、アドレスマルチプレクス方式のダイ
ナミックＲＡＭを例示したが、スタティックＲＡＭなど
アドレスマルチプレクス方式を採用していない場合でも
、第１図のＲＡＳ、ＣＡＳを内部信号におきかえるなど
すれば、容易に適用できる。
ナミックＲＡＭを例示したが、スタティックＲＡＭなど
アドレスマルチプレクス方式を採用していない場合でも
、第１図のＲＡＳ、ＣＡＳを内部信号におきかえるなど
すれば、容易に適用できる。
発明の効果
本発明のアドレスロールコール回路は、外部から与えら
れた行アドレスと不良行アドレスが一致しているかどう
かを示す行アドレス一致信号と、列アドレスに関する同
様の列アドレス一致信号とを異なる時刻に、すなわち、
時分割で、単一の外部端子に出力するものであり、これ
により端子数の増加などのランダムアクセスメモリの小
型・コンパクト化を阻害する影響の全くない、アドレス
ロールコール回路を得ることができ、その実用的効果は
大きい。
れた行アドレスと不良行アドレスが一致しているかどう
かを示す行アドレス一致信号と、列アドレスに関する同
様の列アドレス一致信号とを異なる時刻に、すなわち、
時分割で、単一の外部端子に出力するものであり、これ
により端子数の増加などのランダムアクセスメモリの小
型・コンパクト化を阻害する影響の全くない、アドレス
ロールコール回路を得ることができ、その実用的効果は
大きい。
ル回路の第１回答ノードにおける波形の模式図、第３図
は、従来の方式によるアドレスロールコール回路例の回
路およびブロック図、第４図は、アドレスロールコール
回路の従来例第３同各ノードにおける波形の模式図であ
る。 Ｑ１〜Ｑ２．ＱＩＩ〜ＱＩ５・・・・・・ＭＯＳトラン
ジスタ、ＶＣＣ，ＶＳＳ・・・・・・電源、１・・・・
・・アドレスバッファ、２・・・・・・不良行アドレス
記憶ＲＯＭ、３・・・・・・行アドレス比較回路、４・
・・・・・不良列アドレス記憶ＲＯＭ。 ５・・・・・・列アドレス比較回路、６・・・・・・一
致信号出力回路、７，８・・・・・・タイミング発生回
路、Ｔ・・・・・・外部端子。
は、従来の方式によるアドレスロールコール回路例の回
路およびブロック図、第４図は、アドレスロールコール
回路の従来例第３同各ノードにおける波形の模式図であ
る。 Ｑ１〜Ｑ２．ＱＩＩ〜ＱＩ５・・・・・・ＭＯＳトラン
ジスタ、ＶＣＣ，ＶＳＳ・・・・・・電源、１・・・・
・・アドレスバッファ、２・・・・・・不良行アドレス
記憶ＲＯＭ、３・・・・・・行アドレス比較回路、４・
・・・・・不良列アドレス記憶ＲＯＭ。 ５・・・・・・列アドレス比較回路、６・・・・・・一
致信号出力回路、７，８・・・・・・タイミング発生回
路、Ｔ・・・・・・外部端子。
Claims (1)
- 行アドレスと列アドレスとを入力する手段、不良行アド
レスと不良列アドレスとを記憶する手段、前記行アドレ
スと前記不良行アドレスとを比較するための第１のアド
レス比較手段、前記列アドレスと前記不良列アドレスと
を比較するための第２のアドレス比較手段および前記第
１と第２の各アドレス比較手段からアドレス一致信号を
異なる時刻に外部端子に出力する手段を具備することを
特徴とするアドレスロールコール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61095361A JPS62251859A (ja) | 1986-04-24 | 1986-04-24 | アドレスロ−ルコ−ル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61095361A JPS62251859A (ja) | 1986-04-24 | 1986-04-24 | アドレスロ−ルコ−ル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62251859A true JPS62251859A (ja) | 1987-11-02 |
Family
ID=14135493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61095361A Pending JPS62251859A (ja) | 1986-04-24 | 1986-04-24 | アドレスロ−ルコ−ル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62251859A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01138698A (ja) * | 1987-11-25 | 1989-05-31 | Matsushita Electron Corp | 半導体メモリ集積回路およびその冗長救済方法 |
| JP2003016797A (ja) * | 2001-07-03 | 2003-01-17 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152597A (ja) * | 1983-02-18 | 1984-08-31 | Nec Corp | メモリ回路 |
| JPS59185100A (ja) * | 1983-03-29 | 1984-10-20 | シ−メンス，アクチエンゲゼルシヤフト | 集積ダイナミツク書込み−読出しメモリ |
-
1986
- 1986-04-24 JP JP61095361A patent/JPS62251859A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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