JP2003016797A

JP2003016797A - 半導体装置

Info

Publication number: JP2003016797A
Application number: JP2001202270A
Authority: JP
Inventors: Nobuyuki Nakai; 信行中井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-07-03
Filing date: 2001-07-03
Publication date: 2003-01-17

Abstract

(57)【要約】【課題】ヒューズ加工処理とは無関係に、冗長救済回路
に対して加工前の状態や、異なる加工状態を設定する事
が可能な半導体装置を提供する。【解決手段】冗長回路の切換のデータを蓄えるヒューズ
ブロック２０５と、テストモード時に外部端子２０１か
ら複数のデータをシリアルに入力し、半導体装置内部に
パラレルにデータ出力が可能であるスキャンシフト動作
可能なスキャンシフトＦＦで構成されるデータ設定回路
２０３と、ヒューズブロック２０５に蓄えられているデ
ータとデータ設定回路２０３からの出力データを入力と
し、データを切換えて出力するデータ切換え回路２０８
と、データ切換え回路２０８からの出力を入力とする冗
長救済アドレス比較回路２１０を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、冗長救済技術に基
づく冗長回路と冗長救済回路を備えた半導体装置に関
し、詳しくは冗長救済回路に含まれるヒューズ素子に蓄
えられたデータの切換えに関する。

【０００２】

【従来の技術】近年の半導体装置は、微細化技術の進歩
による高集積化が、半導体装置メーカ間の競争も相俟っ
てますます加速している。同時に、これら半導体装置に
とり、コストダウンは常に命題であり、汎用ＤＲＡＭや
シンクロナスＤＲＡＭなどの汎用メモリ、さらにはマイ
クロプロセッサやＡＳＩＣやカスタムロジックなどとメ
モリを１チップ上に構成したシステムＬＳＩにおいて、
製造段階で発生した不良メモリセルを予備のメモリセル
に置き換える冗長救済技術で歩留まりを向上させる手法
が上記命題を満たす上で重要となっている。

【０００３】上記冗長救済技術により歩留まりを向上さ
せる手法を実現するために、従来から用いられている冗
長救済回路の構成要素の一部分であるヒューズ素子を含
む冗長救済アドレス判定回路を図８に示す。

【０００４】１０１は不良アドレスをデータとして蓄え
る為の複数のヒューズ素子から構成されるヒューズブロ
ック、１０５はヒューズブロック１０１に蓄えられた不
良アドレスのデータを出力する信号線、１０４はメモリ
をアクセスする為のアドレスデータを入力する信号線、
１０２は信号線１０５に入力される不良アドレスのデー
タと信号線１０４に入力されるメモリをアクセスする為
のアドレスデータを入力とし、各々の入力データが一致
していれば冗長回路に対して切換の為のフラグデータを
出力する冗長救済アドレス比較回路、１０６は冗長救済
アドレス比較回路１０２で比較タイミングを決める為の
信号線、１０７は冗長救済アドレス比較回路１０２から
出力される上記フラグデータを出力する為の信号線、１
０３は上記１０１、１０２、１０４、１０５、１０６、
１０７から構成される冗長救済アドレス判定回路であ
る。

【０００５】上記構成において、その動作を説明する。
最初に、第一回目のＬＳＩテストを行い、冗長救済可能
と判定された場合、冗長救済するアドレスを上記不良ア
ドレスをデータとして蓄える為の複数のヒューズ素子か
ら構成されるヒューズブロック１０１に対して物理的な
加工を施す事によりデータを蓄えさせる。第二回目のＬ
ＳＩテストで、上記物理的な加工後のヒューズブロック
に対する動作及びＬＳＩの良品判定を行う。すなわち、
上記ヒューズブロック１０１に蓄えられたデータは上記
信号線１０５から不良アドレスのデータとして出力され
る。上記信号線１０４に入力されるアドレスデータには
上記信号線１０５から出力される不良アドレスデータと
同じ値のデータを入力する。上記冗長救済アドレス比較
回路１０２で上記信号線１０５から出力される不良アド
レスと上記信号線１０２から出力されるアドレスデータ
が比較され、上記複数のヒューズ素子で構成されるヒュ
ーズブロック１０１の加工が正常であれば、データが一
致しているフラグデータが上記信号線１０６よりフラグ
データとして出力され、上記不良アドレスのデータに該
当する不良メモリセルを冗長メモリセルに切換える回路
に入力され、ＬＳＩとして良品判定される。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
回路構成では、ＬＳＩの開発から量産化導入の過程、と
りわけ開発の過程において、多くの問題を生じる。即
ち、一旦ヒューズ素子の加工を行えば、加工前の状態
や、異なる加工状態に変更出来ないため、検査プログラ
ムの完成度が低い場合は試作品を無駄にしてしまう。ま
た評価・解析で必要な不良アドレスがあってもアクセス
できない。さらに救済率が低い場合、ヒューズ加工の問
題かどうかの解析に時間がかかる。

【０００７】これらの問題は開発に遅れを生じる要因と
もなり、特に製品寿命の短いシステムＬＳＩではその代
表ともされるＤＲＡＭ混載ＬＳＩの短期間開発において
多大な損失要因となる。

【０００８】この発明は、前記の課題を解決するもので
あり、ヒューズ加工処理とは無関係に、冗長救済回路に
対して加工前の状態や、異なる加工状態を設定する事が
可能な半導体装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１記載の半導体装
置は、冗長回路を備えた半導体装置であって、冗長回路
の切換に必要なデータを蓄える複数のヒューズ素子から
構成されるヒューズブロックと、特定のテストモード時
に半導体装置の外部端子から複数のデータをシリアルに
入力し、半導体装置内部にパラレルにデータ出力が可能
であるスキャンシフト動作可能なフリップフロップで構
成されるデータ設定回路と、ヒューズブロックに蓄えら
れているデータとデータ設定回路からの出力データを入
力とし、データを切換えて出力するデータ切換え回路
と、データ切換え回路からの出力を入力とする冗長救済
アドレス比較回路を備えたものである。

【００１０】請求項１記載の半導体装置によれば、デー
タ設定回路およびヒューズブロックとの切換回路を有す
るため、冗長救済回路に使用されるヒューズ素子のヒュ
ーズ加工とは無関係に、冗長救済回路に対して任意の加
工／非加工状態を設定する事が可能となり、開発から量
産化導入の過程、とりわけ開発の過程で生じるヒューズ
加工に起因する様々な課題に対して有効な効果が得られ
る。また、ＤＲＡＭのみならずヒューズ加工を用いる全
ての半導体装置において同様の効果を得る事が出来る。

【００１１】請求項２記載の半導体装置は、請求項１に
おいて、データ設定回路のフリップフロップが、通常動
作モード時に異なる論理動作を行う回路に使用するフリ
ップフロップと兼用可能である。

【００１２】請求項２記載の半導体装置によれば、請求
項１と同様な効果のほか、ＤＲＡＭ混載ＬＳＩに代表さ
れるようなシステムＬＳＩにおいて、本発明で使用する
フリップフロップ、例えばスキャンシフトＦＦは、通常
動作モード時に異なる論理動作を行う回路に使用するス
キャンシフトＦＦと兼用可能なため、回路面積の増加も
極めて少なくて済む事も有効な効果である。

【００１３】請求項３記載の半導体装置は、請求項１に
おいて、データ切換え回路が、ヒューズブロックに蓄え
られているデータとデータ設定回路からの出力データを
複数の入力として、特定のテストモード設定信号によ
り、いづれかのデータを選択出力するものである。

【００１４】請求項３記載の半導体装置によれば、請求
項１と同様な効果がある。

【００１５】請求項４記載の半導体装置は、請求項１に
おいて、ヒューズ素子が切断可能である。

【００１６】請求項４記載の半導体装置によれば、請求
項１と同様な効果がある。

【００１７】請求項５記載の半導体装置は、請求項１に
おいて、ヒューズ素子が接続可能である。

【００１８】請求項５記載の半導体装置によれば、請求
項１と同様な効果がある。

【００１９】請求項６記載の半導体装置は、請求項１に
おいて、特定のテストモード時に、冗長救済回路に対し
てヒューズ素子の加工状態を半導体装置外部から入力す
るデータにより、非加工状態として設定するものであ
る。

【００２０】請求項６記載の半導体装置によれば、請求
項１と同様な効果がある。

【００２１】請求項７記載の半導体装置は、請求項１に
おいて、特定のテストモード時に、冗長救済回路に対し
てヒューズ素子の加工状態を半導体装置外部から入力す
るデータにより、異なる任意の加工状態として設定する
ものである。

【００２２】請求項７記載の半導体装置によれば、請求
項１と同様な効果がある。

【００２３】請求項８記載の半導体装置は、請求項１に
おいて、特定のテストモード時に、冗長救済回路に対し
てヒューズ素子の非加工状態を半導体装置外部から入力
するデータにより、任意の加工状態として設定するもの
である。

【００２４】請求項８記載の半導体装置によれば、請求
項１と同様な効果がある。

【００２５】請求項９記載の半導体装置は、冗長回路を
備えた半導体装置であって、冗長回路の切換に必要なデ
ータを蓄える複数のヒューズ素子から構成されるヒュー
ズブロックと、特定のテストモード時に半導体装置の外
部端子から複数のデータをシリアルに入力し、半導体装
置内部にパラレルにデータ出力が可能であるフリップフ
ロップで構成されるデータ設定回路と、ヒューズブロッ
クに蓄えられているデータとデータ設定回路からの出力
データを入力とし、データを切換えて出力するデータ切
換え回路と、データ切換え回路からの出力を入力とする
冗長救済アドレス比較回路を備えたものである。

【００２６】請求項９記載の半導体装置によれば、請求
項１と同様な効果がある。

【００２７】請求項１０記載の半導体装置は、請求項９
において、データ設定回路のフリップフロップが、通常
動作モード時に異なる論理動作を行う回路に使用するフ
リップフロップと兼用可能である。

【００２８】請求項１０記載の半導体装置によれば、請
求項２と同様な効果がある。

【００２９】請求項１１記載の半導体装置は、請求項９
において、データ切換え回路が、ヒューズブロックに蓄
えられているデータとデータ設定回路からの出力データ
を複数の入力として、特定のテストモード設定信号によ
り、いづれかのデータを選択出力するものである。

【００３０】請求項１１記載の半導体装置によれば、請
求項９と同様な効果がある。

【００３１】請求項１２記載の半導体装置は、請求項９
において、ヒューズ素子が切断可能である。

【００３２】請求項１２記載の半導体装置によれば、請
求項９と同様な効果がある。

【００３３】請求項１３記載の半導体装置は、請求項９
において、ヒューズ素子が接続可能である。

【００３４】請求項１３記載の半導体装置によれば、請
求項９と同様な効果がある。

【００３５】請求項１４記載の半導体装置は、請求項９
において、特定のテストモード時に、冗長救済回路に対
してヒューズ素子の加工状態を半導体装置外部から入力
するデータにより、非加工状態として設定するものであ
る。

【００３６】請求項１４記載の半導体装置によれば、請
求項９と同様な効果がある。

【００３７】請求項１５記載の半導体装置は、請求項９
において、特定のテストモード時に、冗長救済回路に対
してヒューズ素子の加工状態を半導体装置外部から入力
するデータにより、異なる任意の加工状態として設定す
るものである。

【００３８】請求項１５記載の半導体装置によれば、請
求項９と同様な効果がある。

【００３９】請求項１６記載の半導体装置は、請求項９
において、特定のテストモード時に、冗長救済回路に対
してヒューズ素子の非加工状態を半導体装置外部から入
力するデータにより、任意の加工状態として設定するも
のである。

【００４０】請求項１６記載の半導体装置によれば、請
求項９と同様な効果がある。

【００４１】請求項１７記載の半導体装置は、請求項１
または請求項９において、特定のテストモード時に、冗
長救済アドレス比較回路の出力を半導体装置の外部端子
に出力する構成を備えたものである。

【００４２】請求項１７記載の半導体装置によれば、請
求項１と同様な効果がある。

【００４３】請求項１８記載の半導体装置は、請求項１
７において、通常動作モード時に異なる論理回路の出力
を行う外部端子と兼用可能である。

【００４４】請求項１８記載の半導体装置によれば、請
求項２と同様な効果がある。

【００４５】請求項１９記載の半導体装置は、請求項１
８において、特定のテストモード時に、ヒューズ素子の
加工状態を変更設定出来た事を確認するために、冗長救
済アドレス比較回路の出力を半導体装置の外部端子に出
力して観測するものである。

【００４６】請求項１９記載の半導体装置によれば、請
求項１８と同様な効果がある。

【００４７】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面に基づいて説明する。

【００４８】（実施の形態１）図１は、本発明の第１の
実施の形態に係わる半導体装置の構成を含むブロック図
である。２０１は半導体装置への信号入力を行う外部端
子、２０３は特定のテストモード時に外部端子２０１に
接続され、信号線２０２によりシリアルにデータを入力
し、半導体装置内部に信号線２０４によりパラレルにデ
ータ出力が可能であるスキャンシフトＦＦで構成される
データ設定回路、２０５は不良アドレスをデータとして
蓄えるための複数のヒューズ素子と冗長回路を活性化さ
せるフラグを立てるヒューズ素子から構成されるヒュー
ズブロック、２０７はヒューズブロック２０５に蓄えら
れた不良アドレスのデータと冗長回路を活性化させるフ
ラグを出力する信号線、２０８はヒューズブロック２０
５に蓄えられているデータと冗長回路を活性化させるフ
ラグを信号線２０７からパラレルに入力とし、さらにデ
ータ設定回路２０３からの出力データを信号線２０４か
らパラレルに入力とし、どちらかのパラレルデータを２
１４のテストモード切換え信号により選択して、信号線
２０９によりパラレルデータとして出力するデータ切換
え回路、２０６はメモリをアクセスするためのアドレス
データを入力する信号線、２１０は信号線２０９に入力
される２０８のデータ切換え回路の出力データと信号線
２０６に入力されるメモリをアクセスするためのアドレ
スデータを入力とし、冗長回路を活性化させるフラグの
値に従い動作し、動作する場合は各々の入力データが一
致していれば冗長回路に対して切換のためのフラグデー
タを出力する冗長救済アドレス比較回路、２１１は冗長
救済アドレス比較回路２１０の比較タイミングを決める
信号、２１２は冗長救済アドレス比較回路２１０から出
力されるフラグデータを出力する信号線、２１５は半導
体装置から信号出力２１０を行う外部端子、２１３は２
０４、２０５、２０６、２０７、２０８、２０９、２１
０、２１１、２１２、２１４、２１５から構成される冗
長救済アドレス判定回路である。

【００４９】図２はヒューズブロック２０５の詳細ブロ
ック図を示している。３０１はアドレスデータを記憶さ
せるためのヒューズ素子、３０２は冗長救済を行った場
合にアドレスデータを記憶させるためのヒューズ素子３
０１が電位制御線３０５によりデータを蓄えられるよう
に電気的に活性化させるヒューズ素子活性化回路、３０
３はヒューズ素子活性化回路３０２を電気的に活性化さ
せる信号、３０４はヒューズ素子活性化回路３０２を電
気的に活性化させる信号の極性を固定し、冗長救済アド
レス比較回路２１０を動作させるかどうかを決める為の
ヒューズ素子、Ｆｕｓｅ＿ａｄｄ０〜３はヒューズ素子
３０１に蓄えられたデータの出力信号、Ｆｕｓｅ＿ａｃ
ｔはヒューズ素子３０４に蓄えられた冗長救済アドレス
比較回路２１０を動作させるかどうかを決める出力信号
で、信号線２０７に接続されている。なお、ヒューズ素
子３０１は切断可能であり、また接続可能である。

【００５０】図３はデータ切換え回路２０８の詳細ブロ
ック図を示している。４０１は２入力の信号を選択して
１信号の出力動作をする素子で、４０２は２入力の信号
を選択して１信号の出力動作をする素子４０１の選択を
決める為の選択信号、入力信号Ｆｕｓｅ＿ａｄｄ０とＴ
ｅｓｔ＿ａｄｄ０、Ｆｕｓｅ＿ａｄｄ１とＴｅｓｔ＿ａ
ｄｄ１、・・・Ｆｕｓｅ＿ａｄｄ３とＴｅｓｔ＿ａｄｄ
３、Ｆｕｓｅ＿ａｃｔとＴｅｓｔ＿ａｄｄ４のいづれか
の信号群を選択し、選択結果を各々Ｓｅｌ＿ａｄｄ０〜
３、Ｓｅｌ＿ａｃｔとして出力する。ここで、Ｆｕｓｅ
＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔは信号線２０７に接
続され、Ｔｅｓｔ＿ａｄｄ０〜４は信号線２０４に接続
され、Ｓｅｌ＿ａｄｄ０〜３、Ｓｅｌ＿ａｃｔは信号線
２０９に接続されている。

【００５１】なお、論理素子４０１は、論理応答が同じ
であれば、必ずしも図３記載の構造で無くても構わな
い。

【００５２】図４はデータ設定回路２０３の詳細ブロッ
ク図を示している。５０１はスキャンシフト動作が可能
なフリップフロップ（以下スキャンシフトＦＦ）、５０
２はＮＴ端子への入力信号、５０３はＣＫ端子への入力
信号、５０４はＤ端子への入力信号、５０５はＤＴ端子
への入力信号で信号線２０２に接続され、Ｔｅｓｔ＿ａ
ｄｄ０〜４はＱ端子からの出力信号で信号線２０４に接
続されている。なお、データ設定回路のスキャンシフト
ＦＦは、通常動作モード時に異なる論理動作を行う回路
に使用するスキャンシフトＦＦと兼用可能である。

【００５３】図５は回路動作の主要なタイミングチャー
トを示している。以下に図１、図２、図３、図４の構成
における動作を図５に基づき説明する。説明のために、
ヒューズ素子は加工状態なら”Ｈ”、非加工状態なら”
Ｌ”とする。また、冗長救済アドレス比較回路２１０を
動作させるかどうかを決める為のヒューズ素子３０４は
加工状態”Ｈ”で動作とする。

【００５４】第一に、特定のテストモード時に、冗長救
済回路に対してヒューズ素子の加工状態を半導体装置外
部から入力するデータにより、非加工状態として設定す
る場合を説明する。

【００５５】まず、冗長救済処理によりヒューズブロッ
ク２０５に蓄えさせたデータを４ｂｉｔとして、値を全
て”Ｈ”に物理的な加工をし、冗長救済アドレス比較回
路２１０を動作させるかどうかを決める為のヒューズ素
子３０４は加工状態”Ｈ”を例にする。

【００５６】図５のＴ１タイミングでデータ設定回路２
０３のＮＴ端子への入力信号５０２（図５のＮＴ）を”
Ｈ”に、２入力の信号を選択して１信号の出力動作をす
る素子４０１の選択を決める為の選択信号２１４（図５
のＴｓｗ）を”Ｌ”にする。

【００５７】図１の外部端子２０１から、図５のＣＫに
同期するタイミングで、シリアルにデータ”ＬＸＸＸ
Ｘ”（”Ｘ”は”Ｌ”ｏｒ”Ｈ”任意）を図５のＤＡＴ
Ａ＿ＩＮ（Ｉ４，Ｉ３・・・Ｉ０）のタイミングＴ１〜
Ｔ２で入力する。図５でスキャンシフトＦＦ５０１は、
ＮＴ端子への入力信号５０２が”Ｈ”の時、ＣＫ端子へ
の入力信号５０３に同期して、ＤＴ端子への入力信号５
０５を取り込み、Ｑ端子からＴｅｓｔ＿ａｄｄ０〜４信
号として出力するので、ＣＫ端子への入力信号５０３が
図５の時点Ｔ２で、Ｑ端子からの出力信号Ｔｅｓｔ＿ａ
ｄｄ０〜４には、シリアルデータ”ＬＸＸＸＸ”がパラ
レルデータとして信号線２０４に同時に出力される。

【００５８】図２のヒューズブロックで、ヒューズ素子
３０１、３０４は５ｂｉｔ全て”Ｈ”、即ち”ＨＨＨＨ
Ｈ”に加工されており、ヒューズ素子活性化回路３０２
を活性化信号３０３により動作させると電位制御線３０
５により、ヒューズ素子３０１、３０４は”Ｈ”の加工
に従い、Ｆｕｓｅ＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔ
は”ＨＨＨＨＨ”となり、図５の全てのタイミング期間
において、Ｆｕｓｅ＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔ
の値は保持され、信号線２０７にパラレルデータとして
出力される。

【００５９】図３のデータ切換え回路で、信号線２０４
のパラレルデータはＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ
＿ａｃｔに、信号線２１０のパラレルデータはＦｕｓｅ
＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔに入力され、２入力
の信号を選択して１信号の出力動作をする素子４０１に
よりＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ＿ａｃｔが選択
され、Ｓｅｌ＿ａｄｄ０〜３、Ｓｅｌ＿ａｃｔには”Ｌ
ＸＸＸＸ”が出力され、信号線２０９に出力される。冗
長救済アドレス比較回路２１０の比較タイミングを決め
る信号２１１を図５のＴ１〜Ｔ２タイミングの期間で”
Ｈ”、Ｔ２〜Ｔ３タイミングの期間で、”Ｌ”、Ｔ３〜
のタイミングで”Ｈ”とする事により、冗長救済アドレ
ス比較回路２１０には”ＬＸＸＸＸ”が取り込まれる。
冗長救済アドレス比較回路２１０は”Ｈ”で動作するの
で、この場合、非加工状態と認識される。

【００６０】第二に、特定のテストモード時に、冗長救
済回路に対してヒューズ素子の加工状態を半導体装置外
部から入力するデータにより、異なる任意の加工状態と
して設定する場合を説明する。

【００６１】まず、冗長救済処理によりヒューズブロッ
ク２０５に蓄えさせたデータを４ｂｉｔとして、値を全
て”Ｈ”に物理的な加工をし、冗長救済アドレス比較回
路２１０を動作させるかどうかを決める為のヒューズ素
子３０４は加工状態”Ｈ”を例にする。

【００６２】図５のＴ１タイミングでデータ設定回路２
０３のＮＴ端子への入力信号５０２（図５のＮＴ）を”
Ｈ”に、２入力の信号を選択して１信号の出力動作をす
る素子４０１の選択を決める為の選択信号２１４（図５
のＴｓｗ）を”Ｌ”にする。

【００６３】図１の外部端子２０１から、図６のＣＫに
同期するタイミングで、シリアルにデータ”ＨＬＬＬ
Ｌ”を図６のＤＡＴＡ＿ＩＮ（Ｉ４，Ｉ３・・・Ｉ０）
のタイミングＴ１〜Ｔ２で入力する。

【００６４】図５でスキャンシフトＦＦ５０１は、ＮＴ
端子への入力信号５０２が”Ｈ”の時、ＣＫ端子への入
力信号５０３に同期して、ＤＴ端子への入力信号５０５
を取り込み、Ｑ端子からＴｅｓｔ＿ａｄｄ０〜４信号と
して出力するので、ＣＫ端子への入力信号５０３が図５
の時点Ｔ２で、Ｑ端子からの出力信号Ｔｅｓｔ＿ａｄｄ
０〜４には、シリアルデータ”ＨＬＬＬＬ”がパラレル
データとして信号線２０４に同時に出力される。

【００６５】図２のヒューズブロックで、ヒューズ素子
３０１、３０４は５ｂｉｔ全て”Ｈ”、即ち”ＨＨＨＨ
Ｈ”に加工されており、ヒューズ素子活性化回路３０２
を活性化信号３０３により動作させると電位制御線３０
５により、ヒューズ素子３０１、３０４は”Ｈ”の加工
に従い、Ｆｕｓｅ＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔ
は”ＨＨＨＨＨ”となり、図５の全てのタイミング期間
において、Ｆｕｓｅ＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔ
の値は保持され、信号線２０７にパラレルデータとして
出力される。

【００６６】図３のデータ切換え回路で、信号線２０４
のパラレルデータはＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ
＿ａｃｔに、信号線２１０のパラレルデータはＦｕｓｅ
＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔに入力され、２入力
の信号を選択して１信号の出力動作をする素子４０１に
よりＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ＿ａｃｔが選択
され、Ｓｅｌ＿ａｄｄ０〜３、Ｓｅｌ＿ａｃｔには”Ｈ
ＬＬＬＬ”が出力され、信号線２０９に出力される。冗
長救済アドレス比較回路２１０の比較タイミングを決め
る信号２１１を図５のＴ１〜Ｔ２タイミングの期間で”
Ｈ”、Ｔ２〜Ｔ３タイミングの期間で、”Ｌ”、Ｔ３〜
のタイミングで”Ｈ”とする事により、冗長救済アドレ
ス比較回路２１０には”ＨＬＬＬＬ”が取り込まれる。
冗長救済アドレス比較回路２１０は”Ｈ”で動作するの
で、この場合、加工状態と認識され、かつ加工データ
は”ＬＬＬＬ”が取り込まれる。

【００６７】第三に、特定のテストモード時に、冗長救
済回路に対してヒューズ素子の非加工状態を半導体装置
外部から入力するデータにより、任意の加工状態として
設定する場合を説明する。

【００６８】まず、冗長救済処理によりヒューズブロッ
ク２０５に蓄えさせたデータを４ｂｉｔとして、値を全
て”Ｌ”で物理的に非加工であり、冗長救済アドレス比
較回路２１０を動作させるかどうかを決める為のヒュー
ズ素子３０４も非加工状態”Ｌ”を例にする。

【００６９】図５のＴ１タイミングでデータ設定回路２
０３のＮＴ端子への入力信号５０２（図５のＮＴ）を”
Ｈ”に、２入力の信号を選択して１信号の出力動作をす
る素子４０１の選択を決める為の選択信号２１４（図５
のＴｓｗ）を”Ｌ”にする。

【００７０】図１の外部端子２０１から、図５のＣＫに
同期するタイミングで、シリアルにデータ”ＨＬＬＬ
Ｌ”を図６のＤＡＴＡ＿ＩＮ（Ｉ４，Ｉ３・・・Ｉ０）
のタイミングＴ１〜Ｔ２で入力する。

【００７１】図５でスキャンシフトＦＦ５０１は、ＮＴ
端子への入力信号５０２が”Ｈ”の時、ＣＫ端子への入
力信号５０３に同期して、ＤＴ端子への入力信号５０５
を取り込み、Ｑ端子からＴｅｓｔ＿ａｄｄ０〜４信号と
して出力するので、ＣＫ端子への入力信号５０３が図５
の時点Ｔ２で、Ｑ端子からの出力信号Ｔｅｓｔ＿ａｄｄ
０〜４には、シリアルデータ”ＨＬＬＬＬ”がパラレル
データとして信号線２０４に同時に出力される。

【００７２】図２のヒューズブロックで、ヒューズ素子
３０１、３０４は５ｂｉｔ全て”Ｌ”、即ち”ＬＬＬＬ
Ｌ”に加工されており、ヒューズ素子活性化回路３０２
を活性化信号３０３により動作しない状態となる。

【００７３】図３のデータ切換え回路で、信号線２０４
のパラレルデータはＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ
＿ａｃｔに、信号線２１０のパラレルデータはＦｕｓｅ
＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔに入力され、２入力
の信号を選択して１信号の出力動作をする素子４０１に
よりＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ＿ａｃｔが選択
され、Ｓｅｌ＿ａｄｄ０〜３、Ｓｅｌ＿ａｃｔには”Ｈ
ＬＬＬＬ”が出力され、信号線２０９に出力される。冗
長救済アドレス比較回路２１０の比較タイミングを決め
る信号２１１を図５のＴ１〜Ｔ２タイミングの期間で”
Ｈ”、Ｔ２〜Ｔ３タイミングの期間で、”Ｌ”、Ｔ３〜
のタイミングで”Ｈ”とする事により、冗長救済アドレ
ス比較回路２１０には”ＨＬＬＬＬ”が取り込まれる。
冗長救済アドレス比較回路２１０は”Ｈ”で動作するの
で、この場合、加工状態と認識され、かつ加工データ
は”ＬＬＬＬ”が取り込まれる。

【００７４】（実施の形態２）図１は、本発明の第２の
実施の形態に係わる半導体装置の構成も含むブロック図
である。

【００７５】本発明の第１の実施の形態に対して、２０
３のデータ設定回路の構成が異なり、特定のテストモー
ド時に外部端子２０１に接続される２０２の信号線によ
りシリアルにデータを入力し、半導体装置内部にパラレ
ルにデータ出力が可能であるシフトＦＦで構成される。

【００７６】図６は、データ設定回路２０３の詳細ブロ
ック図を示している。６０１はフリップフロップを用い
たシフトＦＦ、６０２はＣＫ端子への入力信号、６０３
はＤ端子への入力信号で信号線２０２に接続され、Ｔｅ
ｓｔ＿ａｄｄ０〜４はＱ端子からの出力信号で信号線２
０４に接続されている。なお、このシフトＦＦは、通常
動作モード時に異なる論理動作を行う回路に使用するシ
フトＦＦと兼用可能である。

【００７７】図７は回路動作の主要なタイミングチャー
トを示している。以下に図１、２、３、６の構成におけ
る動作を図７に基づき説明する。

【００７８】第一に、特定のテストモード時に、冗長救
済回路に対してヒューズ素子の加工状態を半導体装置外
部から入力するデータにより、非加工状態として設定す
る場合を説明する。

【００７９】まず、冗長救済処理によりヒューズブロッ
ク２０５に蓄えさせたデータを４ｂｉｔとして、値を全
て”Ｈ”に物理的な加工をし、冗長救済アドレス比較回
路２１０を動作させるかどうかを決める為のヒューズ素
子３０４は加工状態”Ｈ”を例にする。

【００８０】２入力の信号を選択して１信号の出力動作
をする素子４０１の選択を決める為の選択信号２１４
（図７のＴｓｗ）を”Ｌ”にする。

【００８１】図１の外部端子２０１から、図７のＣＫに
同期するタイミングで、シリアルにデータ”ＬＸＸＸ
Ｘ”（”Ｘ”は”Ｌ”ｏｒ”Ｈ”任意）を図７のＤＡＴ
Ａ＿ＩＮ（Ｉ４，Ｉ３・・・Ｉ０）のタイミングＴ１〜
Ｔ２で入力する。図７でシフトＦＦ６０１は、ＣＫ端子
への入力信号６０２に同期して、Ｄ端子への入力信号６
０３を取り込み、Ｑ端子からＴｅｓｔ＿ａｄｄ０〜４信
号として出力するので、ＣＫ端子への入力信号６０２が
図７の時点Ｔ２で、Ｑ端子からの出力信号Ｔｅｓｔ＿ａ
ｄｄ０〜４には、シリアルデータ”ＬＸＸＸＸ”がパラ
レルデータとして信号線２０４に同時に出力される。

【００８２】図２のヒューズブロックで、ヒューズ素子
３０１、３０４は５ｂｉｔ全て”Ｈ”、即ち”ＨＨＨＨ
Ｈ”に加工されており、ヒューズ素子活性化回路３０２
を活性化信号３０３により動作させると電位制御線３０
５により、ヒューズ素子３０１、３０４は”Ｈ”の加工
に従い、Ｆｕｓｅ＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔ
は”ＨＨＨＨＨ”となり、図７の全てのタイミング期間
において、Ｆｕｓｅ＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔ
の値は保持され、信号線２０７にパラレルデータとして
出力される。

【００８３】図３のデータ切換え回路で、信号線２０４
のパラレルデータはＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ
＿ａｃｔに、信号線２１０のパラレルデータはＦｕｓｅ
＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔに入力され、２入力
の信号を選択して１信号の出力動作をする素子４０１に
よりＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ＿ａｃｔが選択
され、Ｓｅｌ＿ａｄｄ０〜３、Ｓｅｌ＿ａｃｔには”Ｌ
ＸＸＸＸ”が出力され、信号線２０９に出力される。冗
長救済アドレス比較回路２１０の比較タイミングを決め
る信号２１１を図７のＴ１〜Ｔ２タイミングの期間で”
Ｈ”、Ｔ２〜Ｔ３タイミングの期間で、”Ｌ”、Ｔ３〜
のタイミングで”Ｈ”とする事により、冗長救済アドレ
ス比較回路２１０には”ＬＸＸＸＸ”が取り込まれる。
冗長救済アドレス比較回路２１０は”Ｈ”で動作するの
で、この場合、非加工状態と認識される。

【００８４】第二に、特定のテストモード時に、冗長救
済回路に対してヒューズ素子の加工状態を半導体装置外
部から入力するデータにより、異なる任意の加工状態と
して設定する場合を説明する。

【００８５】まず、冗長救済処理によりヒューズブロッ
ク２０５に蓄えさせたデータを４ｂｉｔとして、値を全
て”Ｈ”に物理的な加工をし、冗長救済アドレス比較回
路２１０を動作させるかどうかを決める為のヒューズ素
子３０４は加工状態”Ｈ”を例にする。

【００８６】２入力の信号を選択して１信号の出力動作
をする素子４０１の選択を決める為の選択信号２１４
（図７のＴｓｗ）を”Ｌ”にする。

【００８７】図１の外部端子２０１から、図７のＣＫに
同期するタイミングで、シリアルにデータ”ＨＬＬＬ
Ｌ”を図７のＤＡＴＡ＿ＩＮ（Ｉ４，Ｉ３・・・Ｉ０）
のタイミングＴ１〜Ｔ２で入力する。

【００８８】図７でシフトＦＦ６０１は、ＣＫ端子への
入力信号６０２に同期して、Ｄ端子への入力信号６０３
を取り込み、Ｑ端子からＴｅｓｔ＿ａｄｄ０〜４信号と
して出力するので、ＣＫ端子への入力信号６０２が図７
の時点Ｔ２で、Ｑ端子からの出力信号Ｔｅｓｔ＿ａｄｄ
０〜４には、シリアルデータ”ＨＬＬＬＬ”がパラレル
データとして信号線２０４に同時に出力される。

【００８９】図２のヒューズブロックで、ヒューズ素子
３０１、３０４は５ｂｉｔ全て”Ｈ”、即ち”ＨＨＨＨ
Ｈ”に加工されており、ヒューズ素子活性化回路３０２
を活性化信号３０３により動作させると電位制御線３０
５により、ヒューズ素子３０１、３０４は”Ｈ”の加工
に従い、Ｆｕｓｅ＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔ
は”ＨＨＨＨＨ”となり、図７の全てのタイミング期間
において、Ｆｕｓｅ＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔ
の値は保持され、信号線２０７にパラレルデータとして
出力される。

【００９０】図３のデータ切換え回路で、信号線２０４
のパラレルデータはＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ
＿ａｃｔに、信号線２１０のパラレルデータはＦｕｓｅ
＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔに入力され、２入力
の信号を選択して１信号の出力動作をする素子４０１に
よりＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ＿ａｃｔが選択
され、Ｓｅｌ＿ａｄｄ０〜３、Ｓｅｌ＿ａｃｔには”Ｈ
ＬＬＬＬ”が出力され、信号線２０９に出力される。冗
長救済アドレス比較回路２１０の比較タイミングを決め
る信号２１１を図７のＴ１〜Ｔ２タイミングの期間で”
Ｈ”、Ｔ２〜Ｔ３タイミングの期間で、”Ｌ”、Ｔ３〜
のタイミングで”Ｈ”とする事により、冗長救済アドレ
ス比較回路２１０には”ＨＬＬＬＬ”が取り込まれる。
冗長救済アドレス比較回路２１０は”Ｈ”で動作するの
で、この場合、加工状態と認識され、かつ加工データ
は”ＬＬＬＬ”が取り込まれる。

【００９１】第三に、特定のテストモード時に、冗長救
済回路に対してヒューズ素子の非加工状態を半導体装置
外部から入力するデータにより、任意の加工状態として
設定する場合を説明する。

【００９２】まず、冗長救済処理によりヒューズブロッ
ク２０５に蓄えさせたデータを４ｂｉｔとして、値を全
て”Ｌ”で物理的に非加工であり、冗長救済アドレス比
較回路２１０を動作させるかどうかを決める為のヒュー
ズ素子３０４も非加工状態”Ｌ”を例にする。

【００９３】２入力の信号を選択して１信号の出力動作
をする素子４０１の選択を決める為の選択信号２１４
（図７のＴｓｗ）を”Ｌ”にする。

【００９４】図１の外部端子２０１から、図７のＣＫに
同期するタイミングで、シリアルにデータ”ＨＬＬＬ
Ｌ”を図７のＤＡＴＡ＿ＩＮ（Ｉ４，Ｉ３・・・Ｉ０）
のタイミングＴ１〜Ｔ２で入力する。

【００９５】図７でシフトＦＦ６０１は、ＣＫ端子への
入力信号６０２に同期して、Ｄ端子への入力信号６０３
を取り込み、Ｑ端子からＴｅｓｔ＿ａｄｄ０〜４信号と
して出力するので、ＣＫ端子への入力信号６０２が図７
の時点Ｔ２で、Ｑ端子からの出力信号Ｔｅｓｔ＿ａｄｄ
０〜４には、シリアルデータ”ＨＬＬＬＬ”がパラレル
データとして信号線２０４に同時に出力される。

【００９６】図２のヒューズブロックで、ヒューズ素子
３０１、３０４は５ｂｉｔ全て”Ｌ”、即ち”ＬＬＬＬ
Ｌ”に加工されており、ヒューズ素子活性化回路３０２
を活性化信号３０３により動作しない状態となる。

【００９７】図３のデータ切換え回路で、信号線２０４
のパラレルデータはＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ
＿ａｃｔに、信号線２１０のパラレルデータはＦｕｓｅ
＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔに入力され、２入力
の信号を選択して１信号の出力動作をする素子４０１に
よりＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ＿ａｃｔが選択
され、Ｓｅｌ＿ａｄｄ０〜３、Ｓｅｌ＿ａｃｔには”Ｈ
ＬＬＬＬ”が出力され、信号線２０９に出力される。冗
長救済アドレス比較回路２１０の比較タイミングを決め
る信号２１１を図７のＴ１〜Ｔ２タイミングの期間で”
Ｈ”、Ｔ２〜Ｔ３タイミングの期間で、”Ｌ”、Ｔ３〜
のタイミングで”Ｈ”とする事により、冗長救済アドレ
ス比較回路２１０には”ＨＬＬＬＬ”が取り込まれる。
冗長救済アドレス比較回路２１０は”Ｈ”で動作するの
で、この場合、加工状態と認識され、かつ加工データ
は”ＬＬＬＬ”が取り込まれる。

【００９８】（実施の形態３）図１は、本発明の第３の
実施の形態に係わる半導体装置の構成も含むブロック図
である。本発明の第１、第２の実施の形態に対して、外
部端子２１５の構成が異なり、特定のテストモード時
に、冗長救済アドレス比較回路２１０の判定フラグデー
タ２１２が半導体装置外部から観測可能な構成である。
通常動作モード時には、異なる論理回路の出力を行う外
部端子と兼用可能である。

【００９９】以下に図１、２、３、４の構成における動
作を図５に基づき説明する。図１、２、３、６の構成に
おける動作では、第３の実施の形態に係わる部分の動作
は同様であるので省略する。

【０１００】第一に、特定のテストモード時に、冗長救
済回路に対してヒューズ素子の加工状態を半導体装置外
部から入力するデータにより、非加工状態として設定す
る場合を説明する。

【０１０１】まず、冗長救済処理によりヒューズブロッ
ク２０５に蓄えさせたデータを４ｂｉｔとして、値を全
て”Ｈ”に物理的な加工をし、冗長救済アドレス比較回
路２１０を動作させるかどうかを決める為のヒューズ素
子３０４は加工状態”Ｈ”を例にする。

【０１０２】図５のＴ１タイミングでデータ設定回路２
０３のＮＴ端子への入力信号５０２（図５のＮＴ）を”
Ｈ”に、２入力の信号を選択して１信号の出力動作をす
る素子４０１の選択を決めるための選択信号２１４（図
５のＴｓｗ）を”Ｌ”にする。

【０１０３】図１の外部端子２０１から、図５のＣＫに
同期するタイミングで、シリアルにデータ”ＬＸＸＸ
Ｘ”（”Ｘ”は”Ｌ”ｏｒ”Ｈ”任意）を図５のＤＡＴ
Ａ＿ＩＮ（Ｉ４，Ｉ３・・・Ｉ０）のタイミングＴ１〜
Ｔ２で入力する。

【０１０４】図５でスキャンシフトＦＦ５０１は、ＮＴ
端子への入力信号５０２が”Ｈ”の時、ＣＫ端子への入
力信号５０３に同期して、ＤＴ端子への入力信号５０５
を取り込み、Ｑ端子からＴｅｓｔ＿ａｄｄ０〜４信号と
して出力するので、ＣＫ端子への入力信号５０３が図５
の時点Ｔ２で、Ｑ端子からの出力信号Ｔｅｓｔ＿ａｄｄ
０〜４には、シリアルデータ”ＬＸＸＸＸ”がパラレル
データとして信号線２０４に同時に出力される。

【０１０５】図２のヒューズブロックで、ヒューズ素子
３０１、３０４は５ｂｉｔ全て”Ｈ”、即ち”ＨＨＨＨ
Ｈ”に加工されており、ヒューズ素子活性化回路３０２
を活性化信号３０３により動作させると電位制御線３０
５により、ヒューズ素子３０１、３０４は”Ｈ”の加工
に従い、Ｆｕｓｅ＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔ
は”ＨＨＨＨＨ”となり、図５の全てのタイミング期間
において、Ｆｕｓｅ＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔ
の値は保持され、信号線２０７にパラレルデータとして
出力される。

【０１０６】図３のデータ切換え回路で、信号線２０４
のパラレルデータはＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ
＿ａｃｔに、信号線２１０のパラレルデータはＦｕｓｅ
＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔに入力され、２入力
の信号を選択して１信号の出力動作をする素子４０１に
よりＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ＿ａｃｔが選択
され、Ｓｅｌ＿ａｄｄ０〜３、Ｓｅｌ＿ａｃｔには”Ｌ
ＸＸＸＸ”が出力され、信号線２０９に出力される。冗
長救済アドレス比較回路２１０の比較タイミングを決め
る信号２１１を図５のＴ１〜Ｔ２タイミングの期間で”
Ｈ”、Ｔ２〜Ｔ３タイミングの期間で、”Ｌ”、Ｔ３〜
のタイミングで”Ｈ”とする事により、冗長救済アドレ
ス比較回路２１０には”ＬＸＸＸＸ”が取り込まれる。
冗長救済アドレス比較回路２１０は”Ｈ”で動作するの
で、この場合、非加工状態と認識される。

【０１０７】図１の冗長救済アドレス比較回路２１０で
加工状態と認識されると、フラグデータの信号線２１２
から出力され、半導体装置外部で外部端子２１５から観
測可能であるので、加工状態から非加工状態に変更でき
た事が確認出来る。

【０１０８】第二に、特定のテストモード時に、冗長救
済回路に対してヒューズ素子の非加工状態を半導体装置
外部から入力するデータにより、任意の加工状態として
設定する場合を説明する。

【０１０９】まず、冗長救済処理によりヒューズブロッ
ク２０５に蓄えさせたデータを４ｂｉｔとして、値を全
て”Ｌ”で物理的に非加工であり、冗長救済アドレス比
較回路２１０を動作させるかどうかを決める為のヒュー
ズ素子３０４も非加工状態”Ｌ”を例にする。

【０１１０】図５のＴ１タイミングでデータ設定回路２
０３のＮＴ端子への入力信号５０２（図５のＮＴ）を”
Ｈ”に、２入力の信号を選択して１信号の出力動作をす
る素子４０１の選択を決める為の選択信号２１４（図５
のＴｓｗ）を”Ｌ”にする。

【０１１１】図１の外部端子２０１から、図５のＣＫに
同期するタイミングで、シリアルにデータ”ＨＬＬＬ
Ｌ”を図６のＤＡＴＡ＿ＩＮ（Ｉ４，Ｉ３・・・Ｉ０）
のタイミングＴ１〜Ｔ２で入力する。

【０１１２】図５でスキャンシフトＦＦ５０１は、ＮＴ
端子への入力信号５０２が”Ｈ”の時、ＣＫ端子への入
力信号５０３に同期して、ＤＴ端子への入力信号５０５
を取り込み、Ｑ端子からＴｅｓｔ＿ａｄｄ０〜４信号と
して出力するので、ＣＫ端子への入力信号５０３が図５
の時点Ｔ２で、Ｑ端子からの出力信号Ｔｅｓｔ＿ａｄｄ
０〜４には、シリアルデータ”ＨＬＬＬＬ”がパラレル
データとして信号線２０４に同時に出力される。

【０１１３】図２のヒューズブロックで、ヒューズ素子
３０１、３０４は５ｂｉｔ全て”Ｌ”、即ち”ＬＬＬＬ
Ｌ”に加工されており、ヒューズ素子活性化回路３０２
を活性化信号３０３により動作しない状態となる。

【０１１４】図３のデータ切換え回路で、信号線２０４
のパラレルデータはＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ
＿ａｃｔに、信号線２１０のパラレルデータはＦｕｓｅ
＿ａｄｄ０〜３、Ｆｕｓｅ＿ａｃｔに入力され、２入力
の信号を選択して１信号の出力動作をする素子４０１に
よりＴｅｓｔ＿ａｄｄ０〜３、Ｔｅｓｔ＿ａｃｔが選択
され、Ｓｅｌ＿ａｄｄ０〜３、Ｓｅｌ＿ａｃｔには”Ｈ
ＬＬＬＬ”が出力され、信号線２０９に出力される。冗
長救済アドレス比較回路２１０の比較タイミングを決め
る信号２１１を図５のＴ１〜Ｔ２タイミングの期間で”
Ｈ”、Ｔ２〜Ｔ３タイミングの期間で、”Ｌ”、Ｔ３〜
のタイミングで”Ｈ”とする事により、冗長救済アドレ
ス比較回路２１０には”ＨＬＬＬＬ”が取り込まれる。
冗長救済アドレス比較回路２１０は”Ｈ”で動作するの
で、この場合、加工状態と認識され、かつ加工データ
は”ＬＬＬＬ”が取り込まれる。

【０１１５】図１の冗長救済アドレス比較回路２１０で
加工状態と認識されると、フラグデータの信号線２１２
から出力され、半導体装置外部で外部端子２１５から観
測可能であるので、非加工状態から加工状態に変更でき
た事が確認出来る。

【０１１６】

【発明の効果】請求項１記載の半導体装置によれば、デ
ータ設定回路およびヒューズブロックとの切換回路を有
するため、冗長救済回路に使用されるヒューズ素子のヒ
ューズ加工とは無関係に、冗長救済回路に対して任意の
加工／非加工状態を設定する事が可能となり、開発から
量産化導入の過程、とりわけ開発の過程で生じるヒュー
ズ加工に起因する様々な課題に対して有効な効果が得ら
れる。また、ＤＲＡＭのみならずヒューズ加工を用いる
全ての半導体装置において同様の効果を得る事が出来
る。

【０１１７】請求項２記載の半導体装置によれば、請求
項１と同様な効果のほか、ＤＲＡＭ混載ＬＳＩに代表さ
れるようなシステムＬＳＩにおいて、本発明で使用する
フリップフロップ、例えばスキャンシフトＦＦは、通常
動作モード時に異なる論理動作を行う回路に使用するス
キャンシフトＦＦと兼用可能なため、回路面積の増加も
極めて少なくて済む事も有効な効果である。

【０１１８】請求項３から請求項９記載の半導体装置に
よれば、請求項１と同様な効果がある。

【０１１９】請求項１０記載の半導体装置によれば、請
求項２と同様な効果がある。

【０１２０】請求項１１から請求項１６記載の半導体装
置によれば、請求項９と同様な効果がある。

【０１２１】請求項１７記載の半導体装置によれば、請
求項１と同様な効果がある。

【０１２２】請求項１８記載の半導体装置によれば、請
求項２と同様な効果がある。

【０１２３】請求項１９記載の半導体装置によれば、請
求項１８と同様な効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体装置におけ
る冗長救済アドレス判定回路を含むブロック図である。

【図２】ヒューズブロックのブロック図である。

【図３】データ切換え回路の回路図である。

【図４】データ設定回路の回路図である。

【図５】回路動作の主要なタイミングチャートである。

【図６】本発明の第２の実施の形態におけるデータ設定
回路の回路図である。

【図７】第２の実施の形態の回路動作の主要なタイミン
グチャートである。

【図８】従来用いられている冗長救済アドレス判定回路
のブロック図である。

【符号の説明】

１０１ヒューズブロック１０２冗長救済アドレス比較回路１０３冗長救済アドレス判定回路１０４アドレスデータ入力信号線１０５不良アドレスデータ出力信号線１０６アドレス比較タイミング信号線１０７冗長救済アドレス比較回路のフラグデータ出
力信号線２０１半導体装置への信号入力外部端子２０２外部端子とデータ設定回路の接続線２０３データ設定回路２０４データ設定回路とデータ切換え回路の接続線２０５ヒューズブロック２０６アドレスデータ入力信号線２０７ヒューズブロックとデータ切換え回路の接続
線２０８データ切換え回路２０９データ切換え回路の出力信号線２１０冗長救済アドレス比較回路２１１冗長救済アドレス比較タイミング信号線２１２冗長救済アドレス比較回路のフラグデータ出
力信号線２１３冗長救済アドレス判定回路２１４テストモード切換え信号２１５半導体装置からの信号出力外部端子３０１データヒューズ素子３０２ヒューズ素子活性化回路３０３ヒューズ素子活性化回路の活性化信号３０４活性化ヒューズ素子３０５ヒューズ素子電位制御線４０１２入力１選択出力論理素子群４０２テストモード信号線５０１スキャンシフトＦＦ５０２ＮＴ端子への入力信号５０３ＣＫ端子への入力信号５０４Ｄ端子への入力信号５０５ＤＴ端子への入力信号６０１シフトＦＦ６０２ＣＫ端子への入力信号６０３Ｄ端子への入力信号

Claims

【特許請求の範囲】

【請求項１】冗長回路を備えた半導体装置であって、
前記冗長回路の切換に必要なデータを蓄える複数のヒュ
ーズ素子から構成されるヒューズブロックと、特定のテ
ストモード時に前記半導体装置の外部端子から複数のデ
ータをシリアルに入力し、前記半導体装置内部にパラレ
ルにデータ出力が可能であるスキャンシフト動作可能な
フリップフロップで構成されるデータ設定回路と、前記
ヒューズブロックに蓄えられているデータと前記データ
設定回路からの出力データを入力とし、データを切換え
て出力するデータ切換え回路と、前記データ切換え回路
からの出力を入力とする冗長救済アドレス比較回路を備
えた半導体装置。
【請求項２】データ設定回路のフリップフロップは、
通常動作モード時に異なる論理動作を行う回路に使用す
るフリップフロップと兼用可能である請求項１記載の半
導体装置。
【請求項３】データ切換え回路は、ヒューズブロック
に蓄えられているデータとデータ設定回路からの出力デ
ータを複数の入力として、特定のテストモード設定信号
により、いづれかのデータを選択出力する請求項１記載
の半導体装置。
【請求項４】ヒューズ素子が切断可能である請求項１
記載の半導体装置。
【請求項５】ヒューズ素子が接続可能である請求項１
記載の半導体装置。
【請求項６】特定のテストモード時に、冗長救済回路
に対してヒューズ素子の加工状態を半導体装置外部から
入力するデータにより、非加工状態として設定する請求
項１記載の半導体装置。
【請求項７】特定のテストモード時に、冗長救済回路
に対してヒューズ素子の加工状態を半導体装置外部から
入力するデータにより、異なる任意の加工状態として設
定する請求項１記載の半導体装置。
【請求項８】特定のテストモード時に、冗長救済回路
に対してヒューズ素子の非加工状態を半導体装置外部か
ら入力するデータにより、任意の加工状態として設定す
る事を特徴とする請求項１記載の半導体装置。
【請求項９】冗長回路を備えた半導体装置であって、
前記冗長回路の切換に必要なデータを蓄える複数のヒュ
ーズ素子から構成されるヒューズブロックと、特定のテ
ストモード時に前記半導体装置の外部端子から複数のデ
ータをシリアルに入力し、前記半導体装置内部にパラレ
ルにデータ出力が可能であるフリップフロップで構成さ
れるデータ設定回路と、前記ヒューズブロックに蓄えら
れているデータと前記データ設定回路からの出力データ
を入力とし、データを切換えて出力するデータ切換え回
路と、前記データ切換え回路からの出力を入力とする冗
長救済アドレス比較回路を備えた事を特徴とする半導体
装置。
【請求項１０】データ設定回路のフリップフロップ
は、通常動作モード時に異なる論理動作を行う回路に使
用するフリップフロップと兼用可能である請求項９記載
の半導体装置。
【請求項１１】データ切換え回路は、ヒューズブロッ
クに蓄えられているデータとデータ設定回路からの出力
データを複数の入力として、特定のテストモード設定信
号により、いづれかのデータを選択出力する請求項９記
載の半導体装置。
【請求項１２】ヒューズ素子が切断可能である請求項
９記載の半導体装置。
【請求項１３】ヒューズ素子が接続可能である請求項
９記載の半導体装置。
【請求項１４】特定のテストモード時に、冗長救済回
路に対してヒューズ素子の加工状態を半導体装置外部か
ら入力するデータにより、非加工状態として設定する請
求項９記載の半導体装置。
【請求項１５】特定のテストモード時に、冗長救済回
路に対してヒューズ素子の加工状態を半導体装置外部か
ら入力するデータにより、異なる任意の加工状態として
設定する請求項９記載の半導体装置。
【請求項１６】特定のテストモード時に、冗長救済回
路に対してヒューズ素子の非加工状態を半導体装置外部
から入力するデータにより、任意の加工状態として設定
する請求項９記載の半導体装置。
【請求項１７】特定のテストモード時に、冗長救済ア
ドレス比較回路の出力を半導体装置の外部端子に出力す
る構成を備えた請求項１または請求項９記載の半導体装
置。
【請求項１８】通常動作モード時に異なる論理回路の
出力を行う外部端子と兼用可能である請求項１７記載の
半導体装置。
【請求項１９】特定のテストモード時に、ヒューズ素
子の加工状態を変更設定出来た事を確認するために、冗
長救済アドレス比較回路の出力を前記半導体装置の外部
端子に出力して観測する請求項１８記載の半導体装置。