JPH09293400A - 半導体メモリ装置の並列テスト回路 - Google Patents
半導体メモリ装置の並列テスト回路Info
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- JPH09293400A JPH09293400A JP8343133A JP34313396A JPH09293400A JP H09293400 A JPH09293400 A JP H09293400A JP 8343133 A JP8343133 A JP 8343133A JP 34313396 A JP34313396 A JP 34313396A JP H09293400 A JPH09293400 A JP H09293400A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims abstract description 10
- 230000007547 defect Effects 0.000 claims abstract description 8
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- 230000003139 buffering effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 20
- 102100035606 Beta-casein Human genes 0.000 description 4
- 101000947120 Homo sapiens Beta-casein Proteins 0.000 description 4
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 チップ面積を減らした半導体メモリ装置の並
列テスト回路を提供する。 【解決手段】 メモリブロックに隣接して形成された複
数個のデータ出力ラインを通じて伝送される多数のセル
データを比較する多数個の第１比較器と、前記多数個の
第１比較器の出力端に共通に接続され、前記多数個の第
１比較器の出力の伝達を受けて２次的に比較するための
第２比較器と、前記第２比較器の出力を多重化するため
の所定のマルチプレクサと、前記マルチプレクサの出力
端に選択的に接続される第１及び第２スイッチング手段
と、前記第１及び第２スイッチング手段の出力端に共通
に接続され、前記第１及び第２スイッチング手段の出力
をバッファリングする所定のデータ出力バッファとを備
え、所定の第１動作時に前記マルチプレクサと前記第１
スイッチング手段を接続し、所定の第２動作時に前記マ
ルチプレクサと第２スイッチング手段を接続して、２方
式のデータテストを実行する。
列テスト回路を提供する。 【解決手段】 メモリブロックに隣接して形成された複
数個のデータ出力ラインを通じて伝送される多数のセル
データを比較する多数個の第１比較器と、前記多数個の
第１比較器の出力端に共通に接続され、前記多数個の第
１比較器の出力の伝達を受けて２次的に比較するための
第２比較器と、前記第２比較器の出力を多重化するため
の所定のマルチプレクサと、前記マルチプレクサの出力
端に選択的に接続される第１及び第２スイッチング手段
と、前記第１及び第２スイッチング手段の出力端に共通
に接続され、前記第１及び第２スイッチング手段の出力
をバッファリングする所定のデータ出力バッファとを備
え、所定の第１動作時に前記マルチプレクサと前記第１
スイッチング手段を接続し、所定の第２動作時に前記マ
ルチプレクサと第２スイッチング手段を接続して、２方
式のデータテストを実行する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
並列テスト回路に係り、特に、高集積に有利な回路構成
を有する半導体メモリ装置の並列テスト回路に関するも
のである。
並列テスト回路に係り、特に、高集積に有利な回路構成
を有する半導体メモリ装置の並列テスト回路に関するも
のである。
【０００２】
【従来の技術】半導体メモリ装置、特にＤＲＡＭの高容
量化及び高集積化に伴ってチップサイズ(chip size) は
大きくなり、これによりテスト時間も長くなるようにな
る。大部分のメモリセルの不良はシングルビット不良(s
ingle bit fail) であり、このシングルビットの不良有
無を検証するためにシングルビットを一つずつ順次にテ
ストするのは、テスト時間及びテスト費用の面で不適当
である。従って、短時間内にチップの不良有無がチェッ
クできるテスト回路に対する必要性が大きくなり、この
ような必要によって実現された回路が、マルチビット並
列テスト(multi-bit parallel test) 回路である。この
分野に広く知られているように、マルチビット並列テス
ト回路は、全てのメモりセルに同一のデータを優先的に
書き込んだ後、メモリセルに記憶されたデータを一度の
アクセスサイクルの間多数個読み出し、この読出しデー
タを比較器で比較することにより、状態の異なるデータ
が読み出されるときに不良を感知可能になる。
量化及び高集積化に伴ってチップサイズ(chip size) は
大きくなり、これによりテスト時間も長くなるようにな
る。大部分のメモリセルの不良はシングルビット不良(s
ingle bit fail) であり、このシングルビットの不良有
無を検証するためにシングルビットを一つずつ順次にテ
ストするのは、テスト時間及びテスト費用の面で不適当
である。従って、短時間内にチップの不良有無がチェッ
クできるテスト回路に対する必要性が大きくなり、この
ような必要によって実現された回路が、マルチビット並
列テスト(multi-bit parallel test) 回路である。この
分野に広く知られているように、マルチビット並列テス
ト回路は、全てのメモりセルに同一のデータを優先的に
書き込んだ後、メモリセルに記憶されたデータを一度の
アクセスサイクルの間多数個読み出し、この読出しデー
タを比較器で比較することにより、状態の異なるデータ
が読み出されるときに不良を感知可能になる。
【０００３】図１は、ワン、ゼロ比較器にワン、ゼロ、
高インピダンス（以下、Ｈｉ- Ｚ）比較器がオプション
(option)として追加された一般的な並列テスト回路のデ
ータパスを示すものである。
高インピダンス（以下、Ｈｉ- Ｚ）比較器がオプション
(option)として追加された一般的な並列テスト回路のデ
ータパスを示すものである。
【０００４】図１に示すようなマルチビット並列テスト
回路で、上述したように一度のテスト動作時に多数のシ
ングルビットが同時にテストされる。前記並列テスト回
路は大きく２つに分類されるが、一つは、データ出力バ
ッファの出力が“０”、“１”のときにそれぞれ“合
格”及び“不良”を表すワン、ゼロ(one, zero) 比較
器であり、もう一つは、データ出力バッファの出力が正
常な場合には（即ち、“０”或いは“１”のデータのと
き）データのパターンまで分かることができ、不良の場
合にはＨｉ−Ｚが出力されるワン、ゼロ、Ｈｉ−Ｚ比較
器である。これら２つの方式のうち、未だに標準(stada
rd) 方式は無く、前記２つの方式が状況に応じて設定さ
れて用いられている。しかし、現在のテスト方式はワ
ン、ゼロ比較器にワン、ゼロ、Ｈｉ−Ｚ比較器をオプシ
ョンとして追加して使用する方式が一般に採用されてい
る実状である。
回路で、上述したように一度のテスト動作時に多数のシ
ングルビットが同時にテストされる。前記並列テスト回
路は大きく２つに分類されるが、一つは、データ出力バ
ッファの出力が“０”、“１”のときにそれぞれ“合
格”及び“不良”を表すワン、ゼロ(one, zero) 比較
器であり、もう一つは、データ出力バッファの出力が正
常な場合には（即ち、“０”或いは“１”のデータのと
き）データのパターンまで分かることができ、不良の場
合にはＨｉ−Ｚが出力されるワン、ゼロ、Ｈｉ−Ｚ比較
器である。これら２つの方式のうち、未だに標準(stada
rd) 方式は無く、前記２つの方式が状況に応じて設定さ
れて用いられている。しかし、現在のテスト方式はワ
ン、ゼロ比較器にワン、ゼロ、Ｈｉ−Ｚ比較器をオプシ
ョンとして追加して使用する方式が一般に採用されてい
る実状である。
【０００５】図１において、メモリアレイは幾つかのメ
モリバンクに分割され、前記各メモリバンクは所定個数
のメモリブロックに分けられる。図１では、２つのメモ
リバンクと、４つのメモリブロックのメモリアレイの構
成を実施例として示している。各メモリブロックには所
定個数のデータライン（以下、“ＤＯライン”とする）
と、前記所定個数のＤＯラインと電気的に接続された一
つのＤＯラインマルチプレクサ（以下、“ＤＯ ＭＵ
Ｘ”とする）Ｓ１と、前記所定個数のＤＯラインに共通
に接続されたワン、ゼロ比較器Ｓ２と、ワン、ゼロ、Ｈ
ｉ−Ｚ比較器Ｓ３が接続される。前記ＤＯ ＭＵＸＳ１
の出力端、前記ワン、ゼロ比較器Ｓ２の出力端、及びワ
ン、ゼロ、Ｈｉ−Ｚ比較器Ｓ３の出力端は、所定個数の
ファーストデータバス（以下、“ＦＤＢ”とする）に共
通に接続される。前記図１の構成において、メモリブロ
ックの個数が４つなので、ＦＤＢの個数も４つである。
このＦＤＢはファーストデータバス比較器（以下、“Ｆ
ＤＢ比較器”とする）Ｓ４の入力端と電気的に接続され
る。このＦＤＢ比較器Ｓ４の出力端はセカンドデータバ
ス（以下、“ＳＤＢ”とする）に接続され、ＳＤＢはＮ
ＡＮＤゲート１を通じて併合データバス（以下、“ＭＤ
Ｂ”とする）に接続される。前記ＭＤＢの端はデータバ
スマルチプレクサ（以下、“ＤＢ ＭＵＸ”とする）Ｓ
５の入力端に接続され、前記ＤＢ ＭＵＸＳ５の出力端
はデータ出力バッファ（以下、“ＤＯＵＴ”とする）Ｓ
６の入力端に接続される。図１において、下端に示す構
成も上端の構成と同一である。
モリバンクに分割され、前記各メモリバンクは所定個数
のメモリブロックに分けられる。図１では、２つのメモ
リバンクと、４つのメモリブロックのメモリアレイの構
成を実施例として示している。各メモリブロックには所
定個数のデータライン（以下、“ＤＯライン”とする）
と、前記所定個数のＤＯラインと電気的に接続された一
つのＤＯラインマルチプレクサ（以下、“ＤＯ ＭＵ
Ｘ”とする）Ｓ１と、前記所定個数のＤＯラインに共通
に接続されたワン、ゼロ比較器Ｓ２と、ワン、ゼロ、Ｈ
ｉ−Ｚ比較器Ｓ３が接続される。前記ＤＯ ＭＵＸＳ１
の出力端、前記ワン、ゼロ比較器Ｓ２の出力端、及びワ
ン、ゼロ、Ｈｉ−Ｚ比較器Ｓ３の出力端は、所定個数の
ファーストデータバス（以下、“ＦＤＢ”とする）に共
通に接続される。前記図１の構成において、メモリブロ
ックの個数が４つなので、ＦＤＢの個数も４つである。
このＦＤＢはファーストデータバス比較器（以下、“Ｆ
ＤＢ比較器”とする）Ｓ４の入力端と電気的に接続され
る。このＦＤＢ比較器Ｓ４の出力端はセカンドデータバ
ス（以下、“ＳＤＢ”とする）に接続され、ＳＤＢはＮ
ＡＮＤゲート１を通じて併合データバス（以下、“ＭＤ
Ｂ”とする）に接続される。前記ＭＤＢの端はデータバ
スマルチプレクサ（以下、“ＤＢ ＭＵＸ”とする）Ｓ
５の入力端に接続され、前記ＤＢ ＭＵＸＳ５の出力端
はデータ出力バッファ（以下、“ＤＯＵＴ”とする）Ｓ
６の入力端に接続される。図１において、下端に示す構
成も上端の構成と同一である。
【０００６】図２〜図７は、図１を構成する比較器のイ
ネーブルクロック発生回路と、比較器のイネーブル信号
発生回路と、比較器と、ＦＤＢ比較器と、ＭＤＢ回路
と、ＤＢＭＵＸの詳細回路図である。これに対する回路
構成は当該分野によく知られている。
ネーブルクロック発生回路と、比較器のイネーブル信号
発生回路と、比較器と、ＦＤＢ比較器と、ＭＤＢ回路
と、ＤＢＭＵＸの詳細回路図である。これに対する回路
構成は当該分野によく知られている。
【０００７】ノーマルモード動作時にはアレイから読み
出されてＤＯラインに載せられたデータがＤＯ ＭＵＸ
Ｓ１を通じてＦＤＢに送られ、ＳＤＢとＭＤＢを経てＤ
ＯＵＴに伝達される。前記ＤＯＵＴＳ６へ伝達されたデ
ータはチップの外部へ伝送される。
出されてＤＯラインに載せられたデータがＤＯ ＭＵＸ
Ｓ１を通じてＦＤＢに送られ、ＳＤＢとＭＤＢを経てＤ
ＯＵＴに伝達される。前記ＤＯＵＴＳ６へ伝達されたデ
ータはチップの外部へ伝送される。
【０００８】並列テスト動作時、図１に示すようにワ
ン、ゼロテスト方式を基本とし、ワン、ゼロ、Ｈｉ−Ｚ
テスト方式をオプションとした場合、ＤＯラインに載せ
られたデータは比較器すなわちワン、ゼロ比較器Ｓ２、
ワン、ゼロ、Ｈｉ- Ｚ比較器Ｓ３で一次的に比較動作が
行われ、前記ワン、ゼロ比較器Ｓ２、ワン、ゼロ、Ｈｉ
- Ｚ比較器Ｓ３を通じて出力されるデータはＦＤＢに載
せられる。このようなＦＤＢのデータはＦＤＢ比較器Ｓ
４で２次比較動作を経た後、ＳＤＢに送られる。前記Ｓ
ＤＢに載せられたデータはＮＡＮＤゲート１を通じてＭ
ＤＢに載せられ、ＤＢ ＭＵＸＳ５及びＤＯＵＴＳ６を
介してチップ外部へ伝送される。この過程で、メモリア
レイに記憶されたデータは所定の比較動作を経て不良有
無を検証する。前記比較器の比較動作は、図４及び図５
に示すような排他的論理和回路(exclusive OR)を使用す
ると、簡単に解決される。
ン、ゼロテスト方式を基本とし、ワン、ゼロ、Ｈｉ−Ｚ
テスト方式をオプションとした場合、ＤＯラインに載せ
られたデータは比較器すなわちワン、ゼロ比較器Ｓ２、
ワン、ゼロ、Ｈｉ- Ｚ比較器Ｓ３で一次的に比較動作が
行われ、前記ワン、ゼロ比較器Ｓ２、ワン、ゼロ、Ｈｉ
- Ｚ比較器Ｓ３を通じて出力されるデータはＦＤＢに載
せられる。このようなＦＤＢのデータはＦＤＢ比較器Ｓ
４で２次比較動作を経た後、ＳＤＢに送られる。前記Ｓ
ＤＢに載せられたデータはＮＡＮＤゲート１を通じてＭ
ＤＢに載せられ、ＤＢ ＭＵＸＳ５及びＤＯＵＴＳ６を
介してチップ外部へ伝送される。この過程で、メモリア
レイに記憶されたデータは所定の比較動作を経て不良有
無を検証する。前記比較器の比較動作は、図４及び図５
に示すような排他的論理和回路(exclusive OR)を使用す
ると、簡単に解決される。
【０００９】従来の技術による並列テスト時、出力デー
タの状態変更はオプションとなっている回路を動作させ
て実行する。まず、図２に示す比較器イネーブル回路に
示したＰＦＣＯＭは、並列テストモードと知らせる外部
信号ＰＦＴＥが論理“ハイ”で、ローアドレスストロー
ブ信号ＲＡＳＢを受けて同期する信号ＰＹＥが論理“ハ
イ”で、読出し動作と知らせるＷＥＢバッファの出力Ｐ
ＷＲが論理“ロウ”で、カラムアドレスストローブ信号
ＣＡＳＢをバッファリングするＣＡＳＢバッファの出力
ＰＣが論理“ハイ”の場合に、論理“ハイ”にイネーブ
ルされる。
タの状態変更はオプションとなっている回路を動作させ
て実行する。まず、図２に示す比較器イネーブル回路に
示したＰＦＣＯＭは、並列テストモードと知らせる外部
信号ＰＦＴＥが論理“ハイ”で、ローアドレスストロー
ブ信号ＲＡＳＢを受けて同期する信号ＰＹＥが論理“ハ
イ”で、読出し動作と知らせるＷＥＢバッファの出力Ｐ
ＷＲが論理“ロウ”で、カラムアドレスストローブ信号
ＣＡＳＢをバッファリングするＣＡＳＢバッファの出力
ＰＣが論理“ハイ”の場合に、論理“ハイ”にイネーブ
ルされる。
【００１０】図３は、ワン、ゼロ比較器とワン、ゼロ、
Ｈｉ−Ｚ比較器をイネーブルする回路を示すものであ
る。並列テストが行われると、ワン、ゼロモードの場
合、ＰＦＣＯＭＤが論理“ハイ”にイネーブルされ、ワ
ン、ゼロ、Ｈｉ−Ｚモードの場合、イネーブル信号ＰＨ
ＬＺＥが論理“ハイ”になるにしたがって、ＰＦＣＯＭ
ＤＰが論理“ハイ”にイネーブルされる。即ち、従来の
技術では各ＤＯラインごとにＤＯ ＭＵＸと、ワン、ゼ
ロ比較器及びワン、ゼロ、Ｈｉ−Ｚ比較器が全て必要で
ある。即ち、図４の回路が必ず無ければならない。ま
た、データ経路(datapath) の前半部からデータ出力バ
ッファまでのパスを必要に応じて異にしなければならな
いため、レイアウト及び各回路の制御が相当に複雑であ
る。比較器を通過したデータはＦＤＢラインに載せら
れ、このようなＦＤＢラインに載せられたデータはＦＤ
Ｂ比較器で再び比較動作が行われる。
Ｈｉ−Ｚ比較器をイネーブルする回路を示すものであ
る。並列テストが行われると、ワン、ゼロモードの場
合、ＰＦＣＯＭＤが論理“ハイ”にイネーブルされ、ワ
ン、ゼロ、Ｈｉ−Ｚモードの場合、イネーブル信号ＰＨ
ＬＺＥが論理“ハイ”になるにしたがって、ＰＦＣＯＭ
ＤＰが論理“ハイ”にイネーブルされる。即ち、従来の
技術では各ＤＯラインごとにＤＯ ＭＵＸと、ワン、ゼ
ロ比較器及びワン、ゼロ、Ｈｉ−Ｚ比較器が全て必要で
ある。即ち、図４の回路が必ず無ければならない。ま
た、データ経路(datapath) の前半部からデータ出力バ
ッファまでのパスを必要に応じて異にしなければならな
いため、レイアウト及び各回路の制御が相当に複雑であ
る。比較器を通過したデータはＦＤＢラインに載せら
れ、このようなＦＤＢラインに載せられたデータはＦＤ
Ｂ比較器で再び比較動作が行われる。
【００１１】このような従来の回路では、ワン、ゼロモ
ード動作やワン、ゼロ、Ｈｉ−Ｚモード動作を円滑に行
うためには、特定メモリブロックごとに各モードを実行
する比較器が全て接続されなければならないし、前記比
較器のバスラインが非常に複雑に接続されてレイアウト
サイズが相当に大きくなり、制御動作がかなり複雑にな
る。
ード動作やワン、ゼロ、Ｈｉ−Ｚモード動作を円滑に行
うためには、特定メモリブロックごとに各モードを実行
する比較器が全て接続されなければならないし、前記比
較器のバスラインが非常に複雑に接続されてレイアウト
サイズが相当に大きくなり、制御動作がかなり複雑にな
る。
【００１２】
【発明が解決しようとする課題】従って本発明の目的
は、チップ面積を減少した半導体メモリ装置の並列テス
ト回路を提供することにある。
は、チップ面積を減少した半導体メモリ装置の並列テス
ト回路を提供することにある。
【００１３】本発明の他の目的は、単純な制御により並
列テスト動作を高速で実行する半導体メモリ装置を提供
することにある。
列テスト動作を高速で実行する半導体メモリ装置を提供
することにある。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために本発明は、多数のメモリセルを備えるメモリア
レイと、前記メモリセルの不良を高速でテストする半導
体メモリ装置の並列テスト回路において、メモリブロッ
クに隣接して形成された複数のデータ出力ラインを通じ
て伝送される多数のセルデータを比較する多数の第１比
較器と、前記多数の第１比較器の出力端に共通に接続さ
れ、前記多数の第１比較器の出力を受けて２次的に比較
するための第２比較器と、前記第２比較器の出力をマル
チプレクシングするための所定のマルチプレクサと、前
記マルチプレクサの出力端と選択的に接続される第１及
び第２スイッチング手段と、前記第１及び第２スイッチ
ング手段の出力端に共通に接続され、前記第１及び第２
スイッチング手段の出力をバッファリングする所定のデ
ータ出力バッファとを備え、所定の第１動作時に前記マ
ルチプレクサと前記第１スイッチング手段を接続し、所
定の第２動作時に前記マルチプレクサと第２スイッチン
グ手段を接続して、２方式のデータテストを実行するこ
とを特徴とする。
るために本発明は、多数のメモリセルを備えるメモリア
レイと、前記メモリセルの不良を高速でテストする半導
体メモリ装置の並列テスト回路において、メモリブロッ
クに隣接して形成された複数のデータ出力ラインを通じ
て伝送される多数のセルデータを比較する多数の第１比
較器と、前記多数の第１比較器の出力端に共通に接続さ
れ、前記多数の第１比較器の出力を受けて２次的に比較
するための第２比較器と、前記第２比較器の出力をマル
チプレクシングするための所定のマルチプレクサと、前
記マルチプレクサの出力端と選択的に接続される第１及
び第２スイッチング手段と、前記第１及び第２スイッチ
ング手段の出力端に共通に接続され、前記第１及び第２
スイッチング手段の出力をバッファリングする所定のデ
ータ出力バッファとを備え、所定の第１動作時に前記マ
ルチプレクサと前記第１スイッチング手段を接続し、所
定の第２動作時に前記マルチプレクサと第２スイッチン
グ手段を接続して、２方式のデータテストを実行するこ
とを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の実施形態を添付の
図面を参照して詳細に説明する。図８は、本発明の一実
施例による並列テスト時のデータパスを示すものであ
る。
図面を参照して詳細に説明する。図８は、本発明の一実
施例による並列テスト時のデータパスを示すものであ
る。
【００１６】同図において、メモリアレイは幾つかのメ
モリバンクに分割され、前記各メモリバンクは所定個数
のメモリブロックに分けられる。４メガビット或いは１
６メガビット容量のメモリ装置で、通常にメモリアレイ
は４個のメモリバンクと１６個のメモリブロックに分割
される。図８では、２個のメモリバンクと４個のメモリ
ブロックのメモリアレイの構成を実施例として示してい
る。各メモリブロックには所定個数のＤＯラインと、前
記所定個数のＤＯラインに電気的に連結された一つのＤ
Ｏ ＭＵＸＳ７と、前記所定個数のＤＯラインと共通に
接続されたワン、ゼロ、Ｈｉ−Ｚ比較器Ｓ８が接続され
る。前記ＤＯ ＭＵＸＳ７の出力端と前記ワン、ゼロ、
Ｈｉ−Ｚ比較器Ｓ８の出力端はＦＤＢに共通に接続され
る。前記図８に示す構成で、メモリブロックの個数が４
つなので、ＦＤＢの個数も４つである。前記ＦＤＢはＦ
ＤＢ比較器Ｓ９の入力端と電気的に接続される。前記Ｆ
ＤＢ比較器Ｓ９の出力端はＳＤＢに接続され、前記ＳＤ
ＢはＮＡＮＤゲート１０を介してＭＤＢと接続される。
前記ＭＤＢの端はＤＢスイッチ（０，１）及びＤＢスイ
ッチ（０，１，Ｈｉ−Ｚ）と選択的に接続される。前記
ＤＢスイッチ（０，１）及びＤＢスイッチ（０，１，Ｈ
ｉ−Ｚ）の出力端はＤＯＵＴＳ１２の入力端と接続され
る。図８において、下端の構成も上端の構成と同一であ
る。
モリバンクに分割され、前記各メモリバンクは所定個数
のメモリブロックに分けられる。４メガビット或いは１
６メガビット容量のメモリ装置で、通常にメモリアレイ
は４個のメモリバンクと１６個のメモリブロックに分割
される。図８では、２個のメモリバンクと４個のメモリ
ブロックのメモリアレイの構成を実施例として示してい
る。各メモリブロックには所定個数のＤＯラインと、前
記所定個数のＤＯラインに電気的に連結された一つのＤ
Ｏ ＭＵＸＳ７と、前記所定個数のＤＯラインと共通に
接続されたワン、ゼロ、Ｈｉ−Ｚ比較器Ｓ８が接続され
る。前記ＤＯ ＭＵＸＳ７の出力端と前記ワン、ゼロ、
Ｈｉ−Ｚ比較器Ｓ８の出力端はＦＤＢに共通に接続され
る。前記図８に示す構成で、メモリブロックの個数が４
つなので、ＦＤＢの個数も４つである。前記ＦＤＢはＦ
ＤＢ比較器Ｓ９の入力端と電気的に接続される。前記Ｆ
ＤＢ比較器Ｓ９の出力端はＳＤＢに接続され、前記ＳＤ
ＢはＮＡＮＤゲート１０を介してＭＤＢと接続される。
前記ＭＤＢの端はＤＢスイッチ（０，１）及びＤＢスイ
ッチ（０，１，Ｈｉ−Ｚ）と選択的に接続される。前記
ＤＢスイッチ（０，１）及びＤＢスイッチ（０，１，Ｈ
ｉ−Ｚ）の出力端はＤＯＵＴＳ１２の入力端と接続され
る。図８において、下端の構成も上端の構成と同一であ
る。
【００１７】図１との差異点は次に示す通りである。即
ち、図１を構成するワン、ゼロ比較器を無くし、ＤＢ
ＭＵＸＳ１０とＤＯＵＴＳ１２との間に選択的に接続さ
れる２個のスイッチを接続した。従って、データの不良
有無だけを検証したいときには、ＤＢスイッチ（０，
１）とＤＢ ＭＵＸとを接続し、データの不良の可否と
データの状態を一度の動作で両方検証したい時にはＤＢ
スイッチ（０，１，Ｈｉ−Ｚ）とＤＢ ＭＵＸを接続す
る。このような選択的な接続を通じて、図１を構成する
前記ワン、ゼロ比較器を無くしても上述したワン、ゼロ
モード動作とワン、ゼロ、Ｈｉ−Ｚモード動作を全て行
うようになる。これにより、ＤＯラインにはノーマル動
作時に必要なＤＯ ＭＵＸ層とワン、ゼロ、Ｈｉ−Ｚ比
較器だけ連結されており、２個のＤＢスイッチにより各
モードに該当する動作を選択的に行う。従って、回路の
レイアウトサイズを極小化しながら従来と同一の並列テ
スト動作を行う回路が実現される。
ち、図１を構成するワン、ゼロ比較器を無くし、ＤＢ
ＭＵＸＳ１０とＤＯＵＴＳ１２との間に選択的に接続さ
れる２個のスイッチを接続した。従って、データの不良
有無だけを検証したいときには、ＤＢスイッチ（０，
１）とＤＢ ＭＵＸとを接続し、データの不良の可否と
データの状態を一度の動作で両方検証したい時にはＤＢ
スイッチ（０，１，Ｈｉ−Ｚ）とＤＢ ＭＵＸを接続す
る。このような選択的な接続を通じて、図１を構成する
前記ワン、ゼロ比較器を無くしても上述したワン、ゼロ
モード動作とワン、ゼロ、Ｈｉ−Ｚモード動作を全て行
うようになる。これにより、ＤＯラインにはノーマル動
作時に必要なＤＯ ＭＵＸ層とワン、ゼロ、Ｈｉ−Ｚ比
較器だけ連結されており、２個のＤＢスイッチにより各
モードに該当する動作を選択的に行う。従って、回路の
レイアウトサイズを極小化しながら従来と同一の並列テ
スト動作を行う回路が実現される。
【００１８】図９は、図８を構成する比較器のイネーブ
ルクロック発生回路で、図１０は図８を構成する比較器
のイネーブル信号発生回路で、図１１は図８を構成する
比較器の詳細回路図である。図１２は図８を構成するＦ
ＤＢ比較器の詳細回路図で、図１３は図８を構成するＭ
ＤＢ回路の詳細回路図で、図１４は図８を構成するＤＢ
マルチプレクサの詳細回路図である。
ルクロック発生回路で、図１０は図８を構成する比較器
のイネーブル信号発生回路で、図１１は図８を構成する
比較器の詳細回路図である。図１２は図８を構成するＦ
ＤＢ比較器の詳細回路図で、図１３は図８を構成するＭ
ＤＢ回路の詳細回路図で、図１４は図８を構成するＤＢ
マルチプレクサの詳細回路図である。
【００１９】特定メモリブロックごとに反復的に位置し
なければならないＤＯ ＭＵＸとワン、ゼロ、Ｈｉ- Ｚ
比較器のみを図８に示すようにＤＯラインに接続し、こ
れを通過したデータはＦＤＢラインに載せられてＦＤＢ
比較器を通じてＳＤＢ及びＭＤＢラインに伝達される。
このようなデータは、図１４に示す回路で構成されるＤ
Ｂ ＭＵＸの端からワン、ゼロモードとワン、ゼロ、Ｈ
ｉ−Ｚモードによるデータパスに区別されてデータ出力
バッファＤＯＵＴへ伝達される。
なければならないＤＯ ＭＵＸとワン、ゼロ、Ｈｉ- Ｚ
比較器のみを図８に示すようにＤＯラインに接続し、こ
れを通過したデータはＦＤＢラインに載せられてＦＤＢ
比較器を通じてＳＤＢ及びＭＤＢラインに伝達される。
このようなデータは、図１４に示す回路で構成されるＤ
Ｂ ＭＵＸの端からワン、ゼロモードとワン、ゼロ、Ｈ
ｉ−Ｚモードによるデータパスに区別されてデータ出力
バッファＤＯＵＴへ伝達される。
【００２０】図９の並列テストイネーブル回路は外部印
加信号ＰＦＴＥとローアドレスストローブ信号ＲＡＳＢ
に同期されるＰＹＥ、及びカラムアドレスストローブ信
号ＣＡＳＢをバッファリングするＣＡＳＢバッファの出
力ＰＣが全て論理“ハイ”に印加され、ＷＥＢバッファ
の出力ＰＷＲが論理“ロウ”であれば、ＰＦＣＯＭは
“ハイ”にイネーブルされる。図１１はＤＯ比較器に対
する詳細回路図であって、並列テスト時にＤＯラインに
載せられたデータが全て論理“ハイ”であれば、ＭＤＯ
Ｉは論理“ハイ”、ＭＤＯＩＢは論理“ロウ”になり、
ＤＯラインに載せられたデータが論理“ロウ”であれ
ば、ＭＤＯＩは論理“ロウ”、ＭＤＯＩＢは論理“ハ
イ”になる。一方、ＤＯラインのデータが異なる場合に
は、ＭＤＯＩとＭＤＯＩＢは全てＨｉ−Ｚになるワン、
ゼロ、Ｈｉ- ＺモードのＤＯ比較器である。図１４のＰ
ＨＬＺＥはワン、ゼロ、Ｈｉ−Ｚモードイネーブル信号
で、外部から印加される。
加信号ＰＦＴＥとローアドレスストローブ信号ＲＡＳＢ
に同期されるＰＹＥ、及びカラムアドレスストローブ信
号ＣＡＳＢをバッファリングするＣＡＳＢバッファの出
力ＰＣが全て論理“ハイ”に印加され、ＷＥＢバッファ
の出力ＰＷＲが論理“ロウ”であれば、ＰＦＣＯＭは
“ハイ”にイネーブルされる。図１１はＤＯ比較器に対
する詳細回路図であって、並列テスト時にＤＯラインに
載せられたデータが全て論理“ハイ”であれば、ＭＤＯ
Ｉは論理“ハイ”、ＭＤＯＩＢは論理“ロウ”になり、
ＤＯラインに載せられたデータが論理“ロウ”であれ
ば、ＭＤＯＩは論理“ロウ”、ＭＤＯＩＢは論理“ハ
イ”になる。一方、ＤＯラインのデータが異なる場合に
は、ＭＤＯＩとＭＤＯＩＢは全てＨｉ−Ｚになるワン、
ゼロ、Ｈｉ- ＺモードのＤＯ比較器である。図１４のＰ
ＨＬＺＥはワン、ゼロ、Ｈｉ−Ｚモードイネーブル信号
で、外部から印加される。
【００２１】図１５は、本発明の他の実施例による並列
テスト時のデータパスを示すものである。図８との相違
点は、ＤＢラインまではワン、ゼロ、Ｈｉ−Ｚモードで
出力データが載せられ、その後データ出力バッファ自体
のスイッチを通じてモードを決定して出力データが出力
されることにある。前記図１５でも従来よりチップサイ
ズの利得及び動作速度の高速化が実現される。
テスト時のデータパスを示すものである。図８との相違
点は、ＤＢラインまではワン、ゼロ、Ｈｉ−Ｚモードで
出力データが載せられ、その後データ出力バッファ自体
のスイッチを通じてモードを決定して出力データが出力
されることにある。前記図１５でも従来よりチップサイ
ズの利得及び動作速度の高速化が実現される。
【００２２】
【発明の効果】以上述べてきたように本発明による並列
テスト回路を実現すると、並列テスト時のデータ状態を
ＤＢ ＭＵＸでＤＢスイッチでモード選択を行うため
に、２つの方式を全て実行しながらＤＯラインに連結さ
れるバスライン及び比較器の数を極小化させ、これによ
り集積化を図ることができ、制御動作を簡素化して動作
速度を高速で実行することができる。
テスト回路を実現すると、並列テスト時のデータ状態を
ＤＢ ＭＵＸでＤＢスイッチでモード選択を行うため
に、２つの方式を全て実行しながらＤＯラインに連結さ
れるバスライン及び比較器の数を極小化させ、これによ
り集積化を図ることができ、制御動作を簡素化して動作
速度を高速で実行することができる。
【図１】従来の技術による並列テスト時のデータパスを
示す図。
示す図。
【図２】図１を構成する比較器のイネーブルクロック発
生回路を示す図。
生回路を示す図。
【図３】図１を構成する比較器のイネーブル信号発生回
路を示す図。
路を示す図。
【図４】図１を構成する比較器の詳細回路図。
【図５】図１を構成するＦＤＢ比較器の詳細回路図。
【図６】図１を構成するＭＤＢ回路の詳細回路図。
【図７】図１を構成するＤＢマルチプレクサの詳細回路
図。
図。
【図８】本発明の一実施例による並列テスト時のデータ
パスを示す図。
パスを示す図。
【図９】図８を構成する比較器のイネーブルクロック発
生回路を示す図。
生回路を示す図。
【図１０】図８を構成する比較器のイネーブル信号発生
回路を示す図。
回路を示す図。
【図１１】図８を構成する比較器の詳細回路図。
【図１２】図８を構成するＦＤＢ比較器の詳細回路図。
【図１３】図８を構成するＭＤＢ回路の詳細回路図。
【図１４】図８を構成するＤＢマルチプレクサの詳細回
路図。
路図。
【図１５】本発明の他の実施例による並列テスト時のデ
ータ経路を示す図。
ータ経路を示す図。
Claims (4)
- 【請求項１】 多数のメモリセルを備えるメモリアレイ
と、前記メモリセルの不良を高速でテストする半導体メ
モリ装置の並列テスト回路において、 メモリブロックに隣接して形成された複数のデータ出力
ラインを通じて伝送される多数のセルデータを比較する
多数の第１比較器と、 前記多数の第１比較器の出力端に共通に接続され、前記
多数の第１比較器の出力を受けて２次的に比較するため
の第２比較器と、 前記第２比較器の出力をマルチプレクシングするための
所定のマルチプレクサと、 前記マルチプレクサの出力
端と選択的に接続される第１及び第２スイッチング手段
と、 前記第１及び第２スイッチング手段の出力端に共通に接
続され、前記第１及び第２スイッチング手段の出力をバ
ッファリングする所定のデータ出力バッファとを備え、
所定の第１動作時に前記マルチプレクサと前記第１ス
イッチング手段を接続し、所定の第２動作時に前記マル
チプレクサと第２スイッチング手段を接続して、２方式
のデータテストを実行することを特徴とする半導体メモ
リ装置の並列テスト回路。 - 【請求項２】 前記第１動作が、所定のテスト動作だけ
を行うワン、ゼロ方式を使用する動作である請求項１記
載の半導体メモリ装置の並列テスト回路。 - 【請求項３】 前記第２動作が、所定のテスト動作及び
前記テストによるデータの状態を検証する動作を行うワ
ン、ゼロ、高インピーダンス方式を使用する動作である
請求項１記載の半導体メモリ装置の並列テスト回路。 - 【請求項４】 多数のメモリセルを備えるメモリアレイ
と、前記メモリセルの不良を高速でテストするように多
数の比較器を備える半導体メモリ装置の並列テスト回路
において、 メモリブロックに隣接して形成された複数のデータ出力
ラインを通じて伝送される多数のセルデータを比較する
多数の第１比較器と、 前記多数の第１比較器の出力端に共通に接続され、前記
多数の第１比較器の出力を受けて２次的に比較するため
の第２比較器と、 前記第２比較器の出力をマルチプレクシングするための
所定のマルチプレクサと、 回路内部に第１及び第２ス
イッチング手段が内蔵され、前記マルチプレクサの出力
をバッファリングする所定のデータ出力バッファとを備
え、 所定の第１動作時に前記マルチプレクサと第１スイッチ
ング手段を接続し、所定の第２動作時に前記マルチプレ
クサと前記第２スイッチング手段を接続して、２方式の
データテストを実行することを特徴とする半導体メモリ
装置の並列テスト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950055738A KR0172347B1 (ko) | 1995-12-23 | 1995-12-23 | 반도체 메모리장치의 병렬테스트 회로 |
| KR1995P55738 | 1995-12-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293400A true JPH09293400A (ja) | 1997-11-11 |
| JP3736701B2 JP3736701B2 (ja) | 2006-01-18 |
Family
ID=19443945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34313396A Expired - Fee Related JP3736701B2 (ja) | 1995-12-23 | 1996-12-24 | 半導体メモリ装置の並列テスト回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5961657A (ja) |
| JP (1) | JP3736701B2 (ja) |
| KR (1) | KR0172347B1 (ja) |
| TW (1) | TW311988B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100412993B1 (ko) * | 2001-12-29 | 2003-12-31 | 주식회사 하이닉스반도체 | 동기식 반도체 메모리 소자 |
| KR100464940B1 (ko) * | 1999-04-19 | 2005-01-05 | 주식회사 하이닉스반도체 | 데이터버스라인을 공유한 병렬 테스트 모드의 반도체메모리장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100521313B1 (ko) * | 1997-09-11 | 2006-01-12 | 삼성전자주식회사 | 반도체메모리장치의불량셀테스트방법 |
| JP4044663B2 (ja) * | 1998-02-25 | 2008-02-06 | 富士通株式会社 | 半導体装置 |
| US6055653A (en) * | 1998-04-27 | 2000-04-25 | Compaq Computer Corporation | Method and apparatus for testing gang memory modules |
| US6550023B1 (en) * | 1998-10-19 | 2003-04-15 | Hewlett Packard Development Company, L.P. | On-the-fly memory testing and automatic generation of bitmaps |
| KR100576482B1 (ko) * | 1998-12-24 | 2006-09-27 | 주식회사 하이닉스반도체 | 멀티비트 데이터 테스트 장치 |
| KR100505632B1 (ko) * | 1999-03-23 | 2005-08-03 | 삼성전자주식회사 | 반도체 메모리 장치의 결함 구제 회로 |
| KR100541806B1 (ko) * | 1999-07-20 | 2006-01-10 | 삼성전자주식회사 | 반도체 메모리 장치의 병합 데이터 출력회로 및 그 방법 |
| KR100346447B1 (ko) * | 2000-06-30 | 2002-07-27 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 병렬 테스트 장치 |
| US6658610B1 (en) * | 2000-09-25 | 2003-12-02 | International Business Machines Corporation | Compilable address magnitude comparator for memory array self-testing |
| DE10052211A1 (de) * | 2000-10-20 | 2002-05-08 | Infineon Technologies Ag | Integrierte Schaltung mit Testbetriebsart und Verfahren zum Testen einer Vielzahl solcher integrierter Schaltungen |
| US6694463B2 (en) | 2001-01-16 | 2004-02-17 | Atmel Corporation | Input/output continuity test mode circuit |
| WO2002095430A2 (en) * | 2001-05-23 | 2002-11-28 | Koninklijke Philips Electronics N.V. | Test circuit |
| KR100464436B1 (ko) * | 2002-11-20 | 2004-12-31 | 삼성전자주식회사 | 병렬비트 테스트시 데이터 입출력 포맷을 변환하는 회로및 방법 |
| KR100541048B1 (ko) | 2003-06-16 | 2006-01-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 테스트 방법 |
| KR100809070B1 (ko) * | 2006-06-08 | 2008-03-03 | 삼성전자주식회사 | 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그 방법 |
| US8356215B2 (en) * | 2010-01-19 | 2013-01-15 | Kingtiger Technology (Canada) Inc. | Testing apparatus and method for analyzing a memory module operating within an application system |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02260200A (ja) * | 1989-03-30 | 1990-10-22 | Sharp Corp | 複数ビット並列テスト機能を有する半導体記憶装置における複数ビット並列機能テスト方法 |
| JPH04356799A (ja) * | 1990-08-29 | 1992-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR950001293B1 (ko) * | 1992-04-22 | 1995-02-15 | 삼성전자주식회사 | 반도체 메모리칩의 병렬테스트 회로 |
| JPH0676598A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5588115A (en) * | 1993-01-29 | 1996-12-24 | Teradyne, Inc. | Redundancy analyzer for automatic memory tester |
| JP3346827B2 (ja) * | 1993-05-25 | 2002-11-18 | 三菱電機株式会社 | 同期型半導体記憶装置 |
-
1995
- 1995-12-23 KR KR1019950055738A patent/KR0172347B1/ko not_active IP Right Cessation
-
1996
- 1996-12-05 TW TW085115021A patent/TW311988B/zh not_active IP Right Cessation
- 1996-12-20 US US08/770,671 patent/US5961657A/en not_active Expired - Lifetime
- 1996-12-24 JP JP34313396A patent/JP3736701B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100464940B1 (ko) * | 1999-04-19 | 2005-01-05 | 주식회사 하이닉스반도체 | 데이터버스라인을 공유한 병렬 테스트 모드의 반도체메모리장치 |
| KR100412993B1 (ko) * | 2001-12-29 | 2003-12-31 | 주식회사 하이닉스반도체 | 동기식 반도체 메모리 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW311988B (en) | 1997-08-01 |
| US5961657A (en) | 1999-10-05 |
| KR970051420A (ko) | 1997-07-29 |
| JP3736701B2 (ja) | 2006-01-18 |
| KR0172347B1 (ko) | 1999-03-30 |
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