KR20030054198A - 다중 메모리의 테스트를 위한 ｂｉｓｔ 회로 및 그것을구비한 집적회로 장치 - Google Patents

다중 메모리의 테스트를 위한 ｂｉｓｔ 회로 및 그것을구비한 집적회로 장치 Download PDF

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Abstract

본 발명은 버스로 연결된 다중 메모리를 병렬로 테스트할 수 있는 BIST 회로 및 이를 구비한 반도체 집적회로 장치에 관한 것으로, 상기 반도체 집적회로 장치는, 각각의 출력이 적어도 하나 이상의 버스로 연결된 복수 개의 메모리들; 및 상기 메모리들의 정규 동작시 상기 메모리들로부터 독출된 데이터를 상기 버스로 전달하고, 상기 메모리들의 테스트시 상기 각각의 메모리로부터 독출된 데이터를 내부의 BIST 컨트롤러에게 병렬로 출력하여 상기 메모리들의 테스트를 병렬로 수행하는 BIST 회로를 포함한다.

Description

다중 메모리의 테스트를 위한 ＢＩＳＴ 회로 및 그것을 구비한 집적회로 장치{Built-in self-test circuit for testing multiple embedded memory devices and integrated circuit including the same}
본 발명은 BIST 회로에 관한 것으로, 특히 버스로 연결된 다중 메모리를 병렬로 테스트할 수 있는 BIST 회로 및 이를 구비한 반도체 집적회로 장치에 관한 것이다.
이른바 자기 진단 회로라 불리는 BIST(Built-In Self-Test) 회로는 DUT(Device under Test)의 내부에 존재하면서 DUT를 자체적으로 테스트하는 기능을 가지고 있다. BIST 회로는 DUT를 테스트할 수 있는 테스트 벡터(test vector)와, DUT의 출력 값을 비교하는 회로를 내포하고 있어, DUT에 테스트 벡터를 인가할 때 원하는 값이 출력되는지를 조사함으로써, DUT의 정/부(pass/fail) 여부를 출력해준다. 이 방법은 테스트에 필요한 핀의 개수를 최소로 줄이고 테스트 비용을 줄일 수 있는 장점이 있다. 또한 테스트를 현장(field)에서도 진행 할 수 있는 장점이 있다. 이와 같은 BIST 회로는 로직(logic)이나 메모리(memory)의 테스트에 사용된다.
일반적으로, 로직용 BIST 회로는 테스트 벡터를 의사-랜덤(pseudo-random)하게 발생하여 원하는 고장 검출율(fault coverage)을 얻어낸다. 그러나, 이 방법은 테스트 벡터가 회로를 거의 고려하지 않고 임의로 생성되기 때문에, 고장 검출율이높지 않으며, 높은 고장 검출율을 얻기 위해서는 매우 많은 양의 테스트 벡터가 필요한 특징을 가진다.
메모리용 BIST 회로는, 로직용 BIST 회로처럼 테스트 벡터를 랜덤하게 발생하는 대신, 메모리의 기능을 고려하여 테스트 벡터를 생성한다. 메모리는 일반적인 로직 회로와 달리 서로 인접하여 있는 메모리 셀들간에 불량이 발생될 수도 있고, 이들을 제어하는 회로에 불량들이 다양하게 발생될 수도 있다. 따라서, 이들을 테스트하기 위해서는 마치 테스트(march test), 체커보드 패턴(checkerboard pattern), 리텐션 테스트(retention test) 등 다양한 방법들이 사용된다.
도 1은 복수 개의 메모리들을 테스트하는 종래 기술에 의한 BIST 회로가 구비된 집적회로 장치의 블록도이고, 도 2는 버스로 연결된 복수 개의 메모리들을 직렬로 테스트하는 종래 기술에 의한 BIST 회로 및 그것을 구비한 집적회로 장치의 개략적인 구성을 보여주는 블록도이다.
먼저, 도 1을 참조하면, 단일 집적회로(100)는, 그 내부에 복수개의 메모리들(131-133), 및 상기 메모리들(131-133)의 결함을 자체적으로 진단하는 BIST 컨트롤러(BIST controller ; 110)를 구비한다.
BIST 컨트롤러(110)와 메모리들(131-133) 사이에는 멀티플렉서들(121-123)이 연결되어 있어, 테스트 모드(test mode)시에는 테스트와 관련된 데이터(tD1, tD2, tD3) 및 제어 신호들을 메모리(131-133)로 전달하고, 정규 모드(normal mode)시에는 정규 동작과 관련된 데이터(ND1, ND2, ND3) 및 제어 신호들을 메모리(131-133)로 전달한다.
예를 들어, 멀티플렉서(121-123)는, 정규 모드시에는 메모리에 기억시킬 데이터(ND1, ND2, ND3)와, 상기 데이터(ND1, ND2, ND3)를 기억시키는데 필요한 어드레스 신호 및 제어 신호들을 메모리(131-133)로 출력하고, 테스트 모드시에는 메모리의 테스트를 위해 BIST 컨트롤러(110)에서 만들어진 테스트 데이터(tD1, tD2, tD3)와, 상기 테스트 데이터(tD1, tD2, tD3)를 입력하는데 필요한 어드레스 신호 및 제어 신호들을 메모리(131-133)로 출력한다.
BIST 컨트롤러(110)는, 테스트 모드시 미리 지정된 알고리즘에 의해 소정의 테스트 데이터(tD1, tD2, tD3)를 생성하여 이를 메모리(131-133)에 기입하고, 메모리(131-133)로부터 상기 데이터(tD1, tD2, tD3)에 대응되는 값을 독출한 후, 이를 기대 값(expected value)과 비교하여 메모리(131-133)의 정/부 여부를 판별한다. 이 때 BIST 컨트롤러(110)는, 도 1에 도시된 바와 같이 단일 집적회로(100) 내에 복수 개의 메모리(131, 132)가 구비되어 있을 경우, 각 메모리(131-133)로부터 출력 데이터 값을 병렬로 읽어들일 수 있기 때문에, 주어진 메모리들(131, 132)에 대한 테스트를 동시에 진행할 수 있다.
그러나, 도 2에 도시된 바와 같이 각 메모리(231-233)의 출력이 모두 하나의 버스(290)에 묶여 있는 경우, 각 메모리(231-233)의 출력 값들(Dout1-Dout3)은 상기 버스(290)를 통해 BIST 컨트롤러(210)로 전송되어야 하기 때문에, BIST 컨트롤러(210)가 각 메모리(231-233)의 출력 값들(Dout1-Dout3)을 동시에 읽어들일 수 없는 문제가 발생하게 된다. 이 같은 이유로 인해 BIST 컨트롤러(210)는 각 메모리들 (231-233)을 하나 하나 순차적으로 테스트할 수밖에 없게 된다.
이럴 경우 테스트 시간은, 메모리의 사이즈가 동일할 때 도 1에 비해 메모리의 개수 배 만큼 증가하게 되며, 테스트 시간의 증가는 생산 원가의 증가를 초래하게 된다. 1999년 11월 30일, Crouch 등에 의해 취득된 U. S. Pat. No. 5,995,731, "MULTIPLE BISY CONTROLLER FOR TESTING MULTIPLE EMBEDDED MEMORY ARRAYS"에서는, 복수 개의 메모리를 테스트하기 위한 방안으로 각 메모리에 대응되는 복수 개의 BIST 회로를 구비한다. 그러나, 이 같은 방법은 BIST 컨트롤러의 개수 및 이들을 위한 별도의 출력 회로를 필요로 하기 때문에, 회로가 복잡해지고 제품의 단가가 증가하게 되는 문제가 발생하게 된다. 따라서, 보다 간단한 구조와 적은 비용으로 메모리의 테스트 시간을 줄일 수 있는 새로운 방안이 요구된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 간단한 회로적 구성을 가지고 복수 개의 메모리에 대한 테스트 시간을 줄일 수 있는 BIST 회로 를 제공하는데 있다.
본 발명이 이루고자하는 기술적 과제는, 간단한 회로적 구성을 가지고 복수 개의 메모리에 대한 테스트 시간을 줄일 수 있는 BIST를 구비한 집적회로 장치를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 도면의 간단한 설명이 제공된다.
도 1은 복수 개의 메모리들을 테스트하는 종래 기술에 의한 BIST(Built In Self Test) 회로 및 그것을 구비한 집적회로 장치의 블록도이다.
도 2는 버스로 연결된 복수 개의 메모리들을 직렬로 테스트하는 종래 기술에 의한 BIST 회로 및 그것을 구비한 집적회로 장치의 개략적인 구성을 보여주는 블록도이다.
도 3은 버스로 연결된 복수 개의 메모리들을 병렬로 테스트하는, 본 발명의 바람직한 실시예에 따른 BIST 회로 및 그것을 구비한 집적회로 장치의 개략적인 구성을 보여주는 블록도이다.
도 4는 도 3에 도시된 제 1 선택부의 상세 구조를 보여주는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200, 300 : 반도체 집적회로 장치
110, 210, 310 : BIST 컨트롤러
131-133, 231-233, 331-333 : 메모리
121-123, 221-223, 321-323 : 멀티플렉서
290 390 : 버스351-353 : 선택부
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 다중 메모리의 테스트를 위한 BIST 회로는, 상기 메모리들을 테스트하기 위한 테스트 데이터를 발생하고, 상기 테스트 데이터를 상기 메모리들에 기입한 후 독출된 데이터를 비교하여상기 메모리들의 정/부를 판별하는 BIST 컨트롤러; 상기 메모리들의 테스트시 상기 테스트 데이터를 상기 메모리들로 전달하고, 상기 메모리들의 정규 동작시 정규 데이터를 상기 메모리들로 전달하는 복수 개의 멀티플렉서들; 및 상기 메모리들 및 상기 버스 사이에 연결되어, 상기 메모리들의 테스트시 상기 각각의 메모리로부터 독출된 데이터를 상기 BIST 컨트롤러에게 병렬로 출력하고, 상기 메모리들의 정규 동작시 상기 메모리들로부터 독출된 데이터를 상기 버스로 출력하는 출력 선택 수단을 포함하는 것을 특징으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 다중 메모리의 테스트를 위한 BIST 회로를 구비한 집적회로 장치는, 각각의 출력이 적어도 하나 이상의 버스로 연결된 복수 개의 메모리들; 및 상기 메모리들의 정규 동작시 상기 메모리들로부터 독출된 데이터를 상기 버스로 전달하고, 상기 메모리들의 테스트시 상기 각각의 메모리로부터 독출된 데이터를 내부의 BIST 컨트롤러에게 병렬로 출력하여 상기 메모리들의 테스트를 병렬로 수행하는 BIST 회로를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의해 달성되는 목적을 충분히 이해하기 위해서는, 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 버스로 연결된 복수 개의 메모리들을 병렬로 테스트하는, 본 발명의 바람직한 실시예에 따른 BIST 회로 및 그것을 구비한 집적회로 장치(300)의 개략적인 구성을 보여주는 블록도이다. 도 3을 참조하면, 본 발명에 의한 BIST 회로는, 적어도 하나 이상의 버스(390)로 연결된 복수 개의 메모리들(331-333)과, 상기 메모리들(331-333)에 대한 테스트를 병렬로 처리하는 BIST 회로로 구성된다.
BIST 회로는, BIST 컨트롤러(310), BIST 컨트롤러(310)와 각각의 메모리들(331-333) 사이에 연결된 복수 개의 멀티플렉서들(321-323), 및 각각의 메모리들(331-333)과 버스(390) 사이에 연결된 복수 개의 선택부들(351-353)을 포함한다.
BIST 컨트롤러(310)는 메모리의 테스트시 제 1 내지 제 3 메모리들(331-333)을 테스트하기 위한 테스트 데이터들(tD1, tD2, tD3)을 발생하고, 발생된 테스트 데이터들(tD1, tD2, tD3)을 제 1 내지 제 3 멀티플렉서들(321-323)을 통해 제 1 내지 제 3 메모리(331-333)로 전달한다.
멀티플렉서들(321-323)은 이 같은 테스트 데이터들(tD1, tD2, tD3)을 전달하는 기능 뿐 아니라, 메모리들(331-333)의 정규 동작시 정규 데이터들(ND1, ND2, ND3)을 제 1 내지 제 3 메모리들(331-333)로 전달해 주는 기능을 수행한다.
제 1 내지 제 3 메모리들(331-333)에 저장된 후 독출된 각 데이터(mDOUT1, mDOUT2, mDOUT3)는 제 1 내지 제 3 선택부들(351-353)로 각각 입력되고, 제 1 내지 제 3 선택부들(351-353)은 메모리들(331-333)의 동작 상태에 따라서 상기 데이터들(mDOUT1, mDOUT2, mDOUT3)을 버스(390) 또는 BIST 컨트롤러(310)로 출력한다. 즉, 정규 동작시 상기 데이터들(mDOUT1, mDOUT2, mDOUT3)을 버스(390)에게 정규 데이터로서(DOUT1, DOUT2, DOUT3) 출력하고, 테스트 동작시 상기 데이터들(mDOUT1, mDOUT2, mDOUT3)을 BIST 컨트롤러(310)에게 테스트 데이터(tOUT1, tOUT2, tOUT3)로서 병렬로 출력하게 된다.
BIST 컨트롤러(310)는 메모리의 테스트시, 제 1 내지 제 3 선택부들(351-353)을 통해 테스트 데이터(tOUT1, tOUT2, tOUT3)를 병렬로 입력받고, 이들을 기대 값과 비교함으로써 메모리들(331-333)의 정/부를 판별한다.
도 4는 도 3에 도시된 제 1 선택부(351)의 상세 구조를 보여주는 도면이다. 도 4를 참조하면, 제 1 선택부(351)는 BIST 모드 신호(BIST_MODE)에 응답해서 제 1 메모리(331)로부터 독출된 데이터(mDOUT1)를 버스(390) 또는 BIST 컨트롤러(310)로 출력한다. 여기서, BIST 모드 신호(BIST_MODE)는 제 1 메모리(331)가 테스트되는지, 또는 정규 동작을 수행하는지의 여부(즉, BIST 동작이 인에이블 되었는지 또는 디스에이블 되었는지 여부)를 나타낸다.
예를 들어, BIST 모드 신호(BIST_MODE)가 LOW 값(또는 0)으로 디스에이블 된 경우(즉, 정규 모드인 경우), 제 1 메모리(321)의 출력 값(mDOUT1)은 버스(390)에게 정규 데이터(DOUT1)로서 전달된다. 그리고, BIST 모드 신호(BIST_MODE)가 HIGH 값(또는 1)으로 인에이블 된 경우(즉, 테스트 모드인 경우), 제 1 메모리(321)의 출력 값(mDOUT1)은 BIST 컨트롤러에게 테스트 데이터(tDOUT1)로서 전달된다. 도 4에서는 제 1 선택부(351) 만을 나타내고 있으나, 제 2 및 제 3 메모리(332, 333)에 연결된 제 2 및 제 3 선택부(352, 353) 역시 동일한 동작을 수행한다. 특히, 테스트 모드시에는 제 1 내지 제 3 선택부들(351-353)이 BIST 컨트롤러(310)에게 테스트 데이터(tOUT1, tOUT2, tOUT3)를 각각 병렬로 출력하기 때문에, 각 메모리(331-333)의 출력과 연결된 버스 때문에 직렬로 수행될 수밖에 없었던 각 메모리의 테스트가 동시에 수행될 수 있게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 BIST 회로 및 그것을 구비한 집적회로 장치는, 집적회로 장치에 구비된 복수 개의 메모리들의 출력이 적어도 하나 이상의 버스에 공통으로 연결된 경우, 직렬로 각 메모리에 대한 테스트를 수행하지 않고 병렬로 처리함으로써 테스트 시간을 줄일 수 있는 장점이 있다.

Claims (5)

  1. 각각의 출력이 적어도 하나 이상의 버스로 연결된 복수 개의 메모리들을 테스트하는 BIST 회로에 있어서:
    상기 메모리들을 테스트하기 위한 테스트 데이터를 발생하고, 상기 테스트 데이터를 상기 메모리들에 기입한 후 독출된 데이터를 비교하여 상기 메모리들의 정/부를 판별하는 BIST 컨트롤러;
    상기 메모리들의 테스트시 상기 테스트 데이터를 상기 메모리들로 전달하고, 상기 메모리들의 정규 동작시 정규 데이터를 상기 메모리들로 전달하는 복수 개의 멀티플렉서들; 및
    상기 메모리들 및 상기 버스 사이에 연결되어, 상기 메모리들의 테스트시 상기 각각의 메모리로부터 독출된 데이터를 상기 BIST 컨트롤러에게 병렬로 출력하고, 상기 메모리들의 정규 동작시 상기 메모리들로부터 독출된 데이터를 상기 버스로 출력하는 출력 선택 수단을 포함하는 것을 특징으로 하는 다중 메모리의 테스트를 위한 BIST 회로.
  2. 제 1 항에 있어서,
    상기 출력 선택 수단은 상기 메모리들로부터 독출된 상기 데이터의 경로를 선택하여 출력하는 디멀티플렉서인 것을 특징으로 하는 다중 메모리의 테스트를 위한 BIST 회로.
  3. 각각의 출력이 적어도 하나 이상의 버스로 연결된 복수 개의 메모리들; 및
    상기 메모리들의 정규 동작시 상기 메모리들로부터 독출된 데이터를 상기 버스로 전달하고, 상기 메모리들의 테스트시 상기 각각의 메모리로부터 독출된 데이터를 내부의 BIST 컨트롤러에게 병렬로 출력하여, 상기 메모리들의 테스트를 병렬로 수행하는 BIST 회로를 포함하는 것을 특징으로 하는 집적회로 장치.
  4. 제 3 항에 있어서, 상기 BIST 회로는,
    상기 메모리들을 테스트하기 위한 테스트 데이터를 발생하고, 상기 테스트 데이터를 상기 메모리들에 기입한 후 독출된 데이터를 비교하여 상기 메모리들의 정/부를 판별하는 BIST 컨트롤러;
    상기 메모리의 테스트시 상기 테스트 데이터를 상기 메모리들로 전달하고, 상기 메모리들의 정규 동작시 정규 데이터를 상기 메모리들로 전달하는 복수 개의 멀티플렉서들; 및
    상기 메모리들 및 상기 버스 사이에 연결되어, 상기 메모리들의 테스트시 상기 각각의 메모리로부터 독출된 데이터를 상기 BIST 컨트롤러에게 병렬로 출력하고, 상기 메모리들의 정규 동작시 상기 메모리들로부터 독출된 데이터를 상기 버스로 출력하는 출력 선택 수단을 포함하는 것을 특징으로 하는 집적회로 장치.
  5. 제 4 항에 있어서,
    상기 출력 선택 수단은 상기 메모리들로부터 독출된 상기 데이터의 경로를 선택하여 출력하는 디멀티플렉서인 것을 특징으로 하는 집적회로 장치.
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