CN116030874A - 测试方法、装置、电子设备和计算机可读存储介质 - Google Patents

Abstract

本公开提供一种测试方法、装置、电子设备和计算机可读存储介质，属于集成电路测试技术领域。该测试方法包括：根据目标测试图形对半导体存储装置中的n个存储体组进行并行测试，其中，可以按照目标读写方式对半导体存储装置中的每个存储体组进行故障检测，使得每个存储体组执行测试的实际时长小于或等于半导体存储装置执行存储器内建自测试的时长阈值；n为大于1的整数。

Description

测试方法、装置、电子设备和计算机可读存储介质

技术领域

本公开涉及集成电路测试技术领域，具体而言，涉及一种测试方法、装置、电子设备和计算机可读存储介质。

背景技术

相关技术中，半导体标准行业协会（Joint Electron Device EngineeringCouncil，JEDEC）针对不同容量的存储器内部的存储器内建自测试（Memory Build-In-SelfTest，MBIST）电路的自测试时间tSELFTEST设置不同的时长阈值要求，要求通过存储器内部的MBIST电路进行测试的时长不能超过对应的时长阈值。因此，如何在对存储器进行故障检测时，不超过对应的时长要求是亟待解决的技术问题。

发明内容

本公开的目的在于提供一种测试方法、装置、电子设备和计算机可读存储介质，能够满足对半导体存储装置进行故障检测时不超过该半导体存储装置的存储器内建自测试的时长阈值。

本公开实施例提供了一种测试方法，半导体存储装置中包括n个存储体组，所述方法包括：根据目标测试图形对所述半导体存储装置中的n个存储体组进行并行测试，其中：按照目标读写方式对所述半导体存储装置中的每个存储体组进行故障检测，使得每个存储体组执行测试的实际时长小于或等于所述半导体存储装置执行存储器内建自测试的时长阈值；n为大于1的整数。

本公开实施例还提供了一种测试装置，半导体存储装置中包括n个存储体组，所述测试装置包括：处理单元，用于根据目标测试图形对所述半导体存储装置中的n个存储体组进行并行测试，其中：所述处理单元，还用于按照目标读写方式对所述半导体存储装置中的每个存储体组进行故障检测，使得每个存储体组执行测试的实际时长小于或等于所述半导体存储装置执行存储器内建自测试的时长阈值；n为大于1的整数。

本公开实施例又提供了一种电子设备，包括：一个或多个处理器；存储器，配置为存储一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行时，使得所述电子设备实现如上述的测试方法。

本公开实施例再提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序适于由处理器加载并执行，以使得具有所述处理器的计算机设备执行上述的测试方法。

附图说明

图1是本公开一示例性实施例的测试方法的实现流程示意图。

图2是本公开另一示例性实施例的测试方法的实现流程示意图。

图3是本公开一示例性实施例的列页优先读写方式的示意图。

图4是本公开一示例性实施例的列优先读写方式的示意图。

图5是本公开一示例性实施例的行优先读写方式的示意图。

图6是本公开一示例性实施例的第一测试图形和第二测试图形的示意图。

图7是本公开一示例性实施例的列页优先读写方式检测过程示意图。

图8是本公开一示例性实施例的一种测试装置的组成结构示意图。

图9是本公开另一示例性实施例的电子设备的组成结构示意图。

具体实施方式

附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。下面结合附图对本公开实施方式提供的MBIST方法进行详细说明。

相关技术中，第五代双倍数据率同步动态随机存取存储器（Double Data Ratefifth-generation synchronous Dynamic Random-Access Memory，DDR5 SDRAM）JEDEC规定，MBIST可以在初始化结束后的任意时间启动，MBIST由模式寄存器MR23：OP[4]以及4组MR24的guard key激活，然后进行MBIST操作。DDR5 SDRAM的时间参数参见下表1。

从表1可以看出， DDR5 SDRAM的tSELFTEST最大不超过9s，即，MBIST操作必须在9s之内完成，且在MBIST操作期间进行的测试图形均由设计人员根据实际需求自行设计。测试图形的设计可以应用于对DDR5芯片执行地址遍历的读写操作，以此进行存储阵列的错误检查。

图1是本公开一示例性实施例的测试方法的实现流程示意图。半导体存储装置中可以包括n个存储体组，n可以为大于1的整数，即该半导体存储装置中可以包括多个存储体组（两个或两个以上的存储体组（Bank Group，可以简写为BG））。

如图1所示，该公开实施例的测试方法可以包括以下步骤：

步骤S101：根据目标测试图形对半导体存储装置中的n个存储体组进行并行测试。其中：可以按照目标读写方式对半导体存储装置中的每个存储体组进行故障检测，使得每个存储体组执行测试的实际时长小于或等于半导体存储装置执行存储器内建自测试（MBIST）的时长阈值。

本公开实施例中，通过对半导体存储装置执行MBIST时，并行对半导体存储装置中的n个存储体组进行测试，可以缩减对半导体存储装置执行MBIST的测试时间。

可以理解的是，目标测试图形可以包括用于测试存储单元至存储单元压力的测试图形，用于测试位线至位线压力的测试图形和用于测试字线至字线压力的测试图形，但本公开并不限定于此。

在一些可能的实施方式中，测试图形可以展示每一存储体组中的每一存储体（逻辑存储体）中的所有存储单元需要写入的测试数据。

在本公开一些可能的实施方式中，故障检测可以检测出多种故障类型，多种故障类型可以包括固定故障、转换故障以及耦合故障等中的两种或者两种以上。

在下面的举例说明中，以半导体存储装置是16Gb的DDR5，包括32个存储体（Bank），8个存储体组(BG)，即，n可以是8进行举例说明，但本公开并不限定于此。

在一些可能的实施方式中，目标读写方式可以是列优先读写方式（Y fast）、列页优先读写方式（Y page fast）、行页优先读写方式（X page fast）和行优先读写方式（Xfast）中的一种，可以满足对半导体存储装置进行多种故障类型的检测，每个存储体组执行测试的实际时长不超过半导体存储装置执行MBIST的时长阈值。

在一些可能的实施方式中，X fast可以是指按照X方向优先寻址，即ROW行优先寻址，针对每一bank的当前列的每一行中的存储单元顺序执行激活（ACT）-写或读 -预充电（PRE）。Y fast可以是指按照Y方向优先寻址，即COLUMN列优先寻址，针对每一bank的当前行的每一列中的存储单元顺序执行激活（ACT）-写或读 -预充电（PRE）。Y page fast可以同样是指按照Y方向优先寻址，即列优先寻址，不过其会在列遍历完bank的当前行的所有列后才执行预充电（PRE），即激活（ACT）-写或读-...-预充电（PRE）。X page fast可以同样是指按照X方向优先寻址，即行优先寻址，不过其会在行遍历完bank的当前列的所有行后才执行预充电（PRE），即激活（ACT）-写或读- ...-预充电（PRE）。

可以理解的是，半导体存储装置执行MBIST的时长阈值可以根据半导体存储装置的容量有关，参见上表1，在半导体存储装置为16GB的DDR5的情况下，半导体存储装置执行MBIST的时长阈值可以是9s。

本公开实施例中，通过对半导体存储装置中的每个存储体组，按照目标读写方式执行k种测试图形对应的读写操作，由于目标读写方式是根据半导体存储装置执行MBIST的时长阈值和检测的多种故障类型确定的，如此，可以在对半导体存储装置执行MBIST的时长不超过时长阈值的情况下实现对半导体存储装置进行多种故障类型的检测，满足半导体存储装置执行MBIST的实际时长小于或等于MBIST时长阈值的要求。

图2是本公开另一示例性实施例的测试方法的实现流程示意图。半导体存储装置中可以包括n个存储体组，n为大于1的整数。

如图2所示，该公开实施例的测试方法可以包括以下步骤：

步骤S201：接收地址信息，地址信息可以包括存储体组地址信息。

步骤S202：忽略地址信息中的存储体组地址信息，以根据目标测试图形对每个存储体组中的相同地址同时进行读写。其中：对半导体存储装置中的每个存储体组，可以按照目标读写方式对半导体存储装置进行故障检测，使得每个存储体组执行测试的实际时长小于或等于半导体存储装置执行MBIST的时长阈值。

这里，每个存储体组中的相同地址可以是指存储体的待读写地址。

可以理解的是，地址信息中可以不仅包括存储体组地址信息（BG信息），还可以包括存储体地址信息（BA）、行（ROW）地址信息和列（COLUMN）地址信息。

在本公开实施例中，通过接收地址信息，忽略地址信息中的存储体组地址信息，使得根据目标测试图形可以对每个存储体组中的存储体的相同地址同时进行读写，实现对半导体存储装置中的n个存储体组进行并行测试，可以大大缩减半导体存储装置全地址的读写操作的时间。

本公开实施例还提供了一种测试方法的实现流程。半导体存储装置中可以包括n个存储体组。目标测试图形可以包括k种测试图形。

该公开实施例的测试方法可以包括以下步骤：根据目标测试图形对半导体存储装置中的n个存储体组进行并行测试。其中：可以按照目标读写方式对半导体存储装置中的每个存储体组执行k种测试图形对应的k次读写操作，以实现对半导体存储装置进行多种故障类型的检测，使得每个存储体组执行测试的实际时长小于或等于半导体存储装置执行MBIST的时长阈值，以满足半导体存储装置执行MBIST的实际时长小于或等于所述时长阈值；n为大于1的整数，k为大于1的整数。

其中，1次读写操作对应1次写操作和1次读操作。

可以理解的是，由于1次读写操作对应1次写操作和1次读操作，因此，k种测试图形对应2k次操作。

在本公开的一些实施方式中，可以根据待检测的故障类型确定k的大小，例如，k可以等于12。

在本公开的实施例中，按照目标读写方式对每个存储体组执行k种测试图形对应的k次读写操作，可以实现对半导体存储装置进行多种故障类型的检测，使得每个存储体组执行测试的实际时长小于或等于半导体存储装置执行MBIST的时长阈值，以满足半导体存储装置执行MBIST的实际时长小于或等于所述时长阈值，从而满足JEDEC的要求。

本公开实施例另提供了一种测试方法的实现流程。半导体存储装置中可以包括n个存储体组，k种测试图形可以包括第一测试图形。n为大于1的整数，k为大于1的整数。

该公开实施例的检测方法可以包括以下步骤：

对半导体存储装置执行MBIST时，并行的对半导体存储装置中的n个存储体组同时进行测试。其中：可以按照目标读写方式对半导体存储装置中的每个存储体组同时执行第一测试图形对应的1次读写操作，以将第一测试图形同时写入每个存储体组中，并同时读取每个存储体组中的读出数据，以实现对半导体存储装置进行多种故障类型的检测，使得每个存储体组执行测试的实际时长小于或等于半导体存储装置执行MBIST的时长阈值。

在本公开的一些实施例中，在半导体存储装置中包括8个存储体组BG0至BG7的情况下，第一测试图形对应的1次读写操作可以对应将第一测试图形同时写入BG0至BG7，并同时读取BG0至BG7中的读出数据。

在本公开的一些实施方式中，第一测试图形可以是k种测试图形中的任一种；按照目标读写方式对每个存储体组同时执行第一测试图形对应的1次读写操作，可以是针对每一存储体组中的对应存储体，将第一测试图形对应的bank中每一存储单元的测试数据写入对应的存储单元。

本公开实施例中，按照目标读写方式对每个存储体组同时执行第一测试图形对应的1次读写操作，可以将第一测试图形对应的写入数据同时写入每一存储体组中，并同时读取每个存储体中的读出数据，以便于根据读出数据和写入数据，实现对每个存储体组的检测。

本公开实施例又一提供了一种测试方法的实现流程。半导体存储装置中可以包括n个存储体组，每个存储体组可以包括m个存储体，k种测试图形可以包括第一测试图形；m可以为大于或等于1的整数；目标读写方式可以包括列页优先读写方式；每个存储体组中的每个存储体可以均包括p行和f列，p和f均可以为大于1的整数。

本公开实施例的检测方法的实现步骤可以包括：

对半导体存储装置执行MBIST时，可以并行的对半导体存储装置中的n个存储体组同时进行测试，其中：对半导体存储装置中的每个存储体可以按照下述步骤执行：

S0，初始化每个存储体组，以确定每个存储体组的目标存储体、目标存储体的目标行和目标列。

可以理解的是，初始化每个存储体组的实现方式，示例性地，可以是设置选定的当前初始时刻的存储体作为目标存储体，目标存储体选定的当前初始时刻的行为目标存储体的目标行，目标存储体选定的当前初始时刻的列为目标存储体的目标列。

在一种可能的实施方式中，初始化每个存储体组，可以是设定每个存储体组中的目标存储体对应的，目标行对应的,目标列对应的。

S1，可以向每个存储体组发送激活命令，以激活每个存储体组中的目标存储体中的目标行。

S2，在等待第一时间间隔tRCD之后，可以向每个存储体组发送当前写操作命令，以对每个存储体组中的目标存储体中的目标行的目标列中的存储单元进行写操作，以写入第一测试图形中对应的写入数据。

S3，在等待第二时间间隔tCCDL之后，可以使目标列每次递增1列，向每个存储体组发送下一写操作命令，以对每个存储体组中的目标行的目标列的下一列中的存储单元进行写操作，以写入第一测试图形中对应的写入数据，重复执行S3直至写完目标存储体中的目标行中的f列中的存储单元。

S4，在等待第三时间间隔tWR之后，可以向每个存储体组发送预充电命令，以对每个存储体组中的目标存储体中的目标行中的存储单元进行预充电。

S5，在等待第四时间间隔tRP之后，使每个存储体组中的目标存储体的目标行每次递增1行，重复执行S1-S4直至写完每个目标存储体中的p行中的存储单元。

S6，可以将每个存储体组中目标存储体的下一存储体作为每个存储体组中的新的目标存储体，重复执行S1-S5，直至写完每个存储体组中的m个存储体中的存储单元，以将第一测试图形对应的写入数据同时写入每个存储体组中，按照目标读写方式对每个存储体组同时执行1次读操作，以同时读取每个存储体组中的读出数据，以实现对半导体存储装置进行多种故障类型的检测，使得每个存储体组执行测试的实际时长小于或等于半导体存储装置执行MBIST的时长阈值，以满足半导体存储装置执行MBIST的实际时长小于或等于时长阈值。

可以理解的是，目标存储体组中的目标存储体的目标行可以是指当前时刻目标存储体需要进行读写操作的存储体的行。例如，对于存储体组BG0可以包括4个存储体bank0至bank4的情况，bank0可以包括p行f列，在初始时刻，BG0的目标存储体可以是bank0，目标存储体的目标行可以对应当前时刻的行，例如，可以是p行中的第一行。当然对于第一时刻，BG0的目标存储体可以是bank1，对应的目标行可以是p行中的第二行。

在一种可能的实施方式中，目标存储体的目标行可以是根据半导体存储装置的操作时序确定的。

在本公开的一些实施方式中，向每个存储体组发送的激活命令可以用于指示将每个存储体组中的目标存储体中的目标行的数据放入灵敏放大器（Sense Amplifier，SA），以便于进行读写操作。

可以理解的是，第一时间间隔（行寻址到列地址延迟时间）（行寻址（Row AddressSelect，RAS）to 列寻址（Column Address Select，CAS）Delay，tRCD）可以表示为激活一个存储体的时间，可以是从激活命令至写命令或读命令的时间间隔。第二时间间隔tCCDL可以表示为写或读同一存储体的当前列至下一列的时间间隔。

在本公开的一些实施方式中，当前写操作命令可以与目标存储体中的目标行和目标列中的存储单元对应，下一写操作命令可以与目标存储体中的目标行中目标列下一列中的存储单元对应。

当前写操作命令写入目标存储体中的目标行的目标列中的存储单元的第一测试图形对应的写入数据与下一写操作命令写入目标存储体中的目标列的下一列的存储单元的第一测试图形对应的写入数据可以是相同的（均为0或均为1），也可以是不同的，需要根据第一测试图形来确定。例如，在第一测试图形对应的目标存储体中的目标行的测试数据全为0或1的情况下，当前写操作命令写入目标存储体中的目标行的目标列中的存储单元的第一测试图形对应的写入数据与下一写操作命令写入目标存储体中的目标列的下一列的存储单元的第一测试图形对应的写入数据可以均为0或1；在第一测试图形对应的目标存储体中的目标行的测试数据为01交替的情况下，当前写操作命令写入目标存储体中的目标行的目标列中的存储单元的第一测试图形对应的写入数据可以是0（或1），下一写操作命令写入目标存储体中的目标列的下一列的存储单元的第一测试图形对应的写入数据可以是1（或0）。

可以理解的是，第三时间间隔（Write Recovery Time，tWR）可以表示写恢复延时，可以是在激活的一个存储体中完成有效的写操作及预充电前，需要等到的时间（时钟周期个数），具体地，可以是写操作或读操作至预充电操作的时间间隔。

在一种可能的实施方式中，向每个存储体组发送的预充电命令可以用于指示将每个存储体组中的目前存储体中的目标行电连接的位线电位预充至预设电位，例如。

在本公开的一些实施方式中，第四时间间隔（Row Precharge Timing，tRP）可以表示内存行地址控制器预充电时间，可以是预充电一个打开的存储体（关闭一个存储体）所消耗的时间。

图3是本公开一示例性实施例的列页优先读写方式的示意图。

如图3所示，x方向可以表示存储体bank的存储阵列的行，y方向可以表示存储体bank的存储阵列的列，折线301可以是Z字形旋转90°然后镜像得到的折线，表示寻址顺序是从bank的第一行第一列的第一个存储单元开始寻址直至寻址完第一行的全部列的存储单元，然后进入bank的第二行开始寻址……如此，依次寻址完整个bank。

可以理解的是，与y方向平行的一条线上的所有存储单元表示同一行（行地址相同），与x方向平行的一条线上的所有存储单元表示同一列（列地址相同）。

参考图3所示，列页优先读写方式对应的读或写操作的时序可以参见下表2。

表2对应的存储器装置的容量可以为的DDR5，表2中，存储体bank可以包括64列，64k行。可以表示初始化时从存储体bank0开始遍历执行；可以初始化时从bank0的第一行开始遍历执行；可以表示选定bank0的第一列（本公开实施例的地址设计中，列地址寻址位宽可以是6bits，理论上或都可以用于表示存储阵列的列，但在DRAM实际设计中低4bits可以用作了其他用途，因此，这里采用）的命令；Active可以表示激活命令；Nops for tRCD可以表示延时tRCD的命令，即在此期间不执行任何操作；可以表示写或读命令；Nopsfor tCDDL可以表示延时tCDDL的命令；可以表示重复序号6对应的命令至序号8对应的命令，即，重复对bank0的第一行中的每一列执行写操作或读操作，直至遍历完64列；Nops for tWR可以表示延时tWR的命令；Precharge All可以表示对bank0的预充电命令；Nops for tRP可以表示延时tRP的命令；可以表示行地址；，可以表示重复序号3至序号13对应命令，即，重复对bank0的第二行中的每一列执行写操作或读操作，直至完成对bank0的第64k行中的每一列执行写操作或读操作，从而完成对bank0的多种故障类型的检测；可以表示存储体地址；，可以表示重复序号3至序号15对应命令，即，对bank1至bank3的每一行和每一列执行写操作或读操作，直至完成对bank1至bank3的写操作或读操作。

从表2可以看出，第一时间间隔tRCD的时长可以是20ns（纳秒）；第二时间间隔tCCDL的时长可以是20ns；第三时间间隔tWR的时长可以是30ns；第四时间间隔tRP的时长可以是20ns。

在本公开的实施例中，通过初始化每个存储体组，以确定每个存储体组的目标存储体、目标存储体的目标行和目标列，向每个存储体组发送激活命令，从而激活每个存储体组中的目标存储体中的目标行；在等待第一时间间隔tRCD之后，向每个存储体组发送当前写操作命令，从而在激活每个存储体组中的目标存储体中的目标行的情况下，对每个存储体组中的目标存储体中的目标行的目标列中的存储单元进行写操作，以写入第一测试图形中对应的写入数据；在等待第二时间间隔tCCDL之后，向每个存储体组发送下一写操作命令，以对每个存储体组中的目标存储体中的目标行的下一列中的存储单元进行写操作，以写入第一测试图形中对应的写入数据……直至写完目标存储体中的目标行中的f列中的存储单元；在等待第三时间间隔tWR之后，向每个存储体组发送预充电命令，以对每个存储体组中的目标存储体中的目标行中的存储单元进行预充电；在等待第四时间间隔tRP之后，使每个存储体组中的目标存储体的目标行每次递增1行，重复上述写操作直至写完目标存储体中的p行中的存储单元（完成一整个存储体的写操作）；将每个存储体组中的目标存储体的下一存储体作为每个存储体组中的新的目标存储体，按照上述步骤完成下一存储体的写操作，直至写完每个存储体组中的m个存储体中的存储单元。如此，可将第一测试图形写入每个存储体组中，以实现对半导体存储装置进行多种故障类型的检测。

在本公开的一些实施例中，在S1-S6中，每完成每个存储体组中的一个存储体中的z行的写操作，可以插入一次刷新命令，以使得刷新间隔为，且刷新间隔大于保留时间阈值，以同时测试每个存储体组中的存储单元的保留时间不足故障；z可以为大于或等于1的整数。

本公开实施例中，由于JEDEC中要求每隔3.9μs刷新一次，而全地址写入时间过长，读操作或写操作存储体的一行需要1.33μs，因此每完成3行的读写时插入一次刷新命令。

在本公开的一些实施例中，z可以等于3，在第一时间间隔tRCD的时长为20ns、第二时间间隔tCCDL的时长为20ns、第三时间间隔tWR的时长为30ns、第四时间间隔tRP的时长为20ns，z等于3的情况下，刷新间隔可以为3.99μs，略大于JEDEC要求的3.9μs，如此可以给保留时间（保留时间可以是JEDEC规定的存储单元中的数据能够保持的最小时间；保留时间不足会导致存储单元中存储的数据变成不确定状态，原本存储的0，读取时可能为0也可能为1）施加一定的压力，从而可以同时测试保留时间不足引发的故障。

本公开实施例中，通过在S1至S6中，每完成每个存储体组中的一个存储体中的z行的写操作，插入一次刷新命令，可以使得刷新间隔为，且刷新间隔大于保留时间阈值，从而可以同时测试每个存储体组中的存储单元的保留时间不足故障。

在本公开的一些实施例中，每个存储体组进行k次读写操作的实际时长可以等于( (刷新间隔+刷新命令执行时长)，刷新命令执行时长可以为一次刷新命令的执行时长。

在一种可能的实施方式中，刷新命令执行时长可以是JEDEC规定的刷新命令到下一个命令的间隔时间295ns，即，刷新命令需要0.295μs。

在本公开的实施例中，在刷新间隔为3.99μs，刷新命令执行时长为0.295μs，存储体的行数p为64k，刷新间隔行数z为3，一个存储体组包括m为4个存储体，且进行1次（k=1）读写操作的实际时长为374.43ms（参见表2所示），进而进行12（k等于12）次读写操作的实际时长可以等于8.986s。

本公开实施例中，通过每个存储体组进行k次读写操作的实际时长等于( (刷新间隔+刷新命令执行时长)，可以获得进行k种数据图形测试的读写操作的实际时长，有利于判断是否满足JEDEC的测试时间要求。

在本公开的一些实施方式中，tRCD=20ns，tCCDL=20ns，tWR=30ns，tRP=20ns，刷新命令执行时长=0.295μs，f=64，z=3，p=64k，m=4，k=12，保留时间阈值=3.9μs，时长阈值=9s。

可以理解的是，在半导体存储装置为DDR5的情况下，JEDEC的保留时间阈值为3.9μs，测试时长阈值为9s，由于每个存储体组进行k次读写操作的实际时长等于( (刷新间隔+刷新命令执行时长)，且tRCD=20ns，tCCDL=20ns，tWR=30ns，tRP=20ns，刷新命令执行时长=0.295μs，f=64，z=3，p=64k，m=4，k=12，因此，每个存储体组进行k次读写操作的实际时长等于8.986s（小于时长阈值9s）。

本公开实施例中，在tRCD=20ns，tCCDL=20ns，tWR=30ns，tRP=20ns，刷新命令执行时长=0.295μs，f=64，z=3，p=64k，m=4，k=12时，对每个存储体组进行k次读写操作的实际时长等于8.986s小于JEDEC规定的时长阈值，因此，可以满足JEDEC要求。同时，由于tRCD=20ns，tCCDL=20ns，tWR=30ns，tRP=20ns，刷新命令执行时长=0.295μs，f=64，z=3，p=64k，m=4，k=12时，刷新间隔为等于3.99μs，大于保留时间阈值=3.9μs，因此，在对第一测试图形进行测试的同时，可以兼容测试保留时间不足引发的故障。

本公开实施例提供的还一种测试方法的实现流程。半导体存储装置中可以包括n个存储体组；每个存储体组均可以包括m个存储体，k种测试图形可以包括第一测试图形；m可以为大于或等于1的整数；目标读写方式可以包括列优先读写方式；每个存储体均可以包括p行和f列，p和f均可以为大于1的整数。

本公开实施例的MBIST方法的实现步骤可以包括：

对半导体存储装置执行MBIST时，可以并行的对半导体存储装置中的n个存储体组同时进行测试，其中，对半导体存储装置中的每个存储体可以按照下述步骤执行：

S0，初始化每个存储体组，以确定每个存储体组的目标存储体、所述目标存储体的目标行和目标列。

S1，可以向每个存储体组发送激活命令，以激活每个存储体组中的目标存储体中的目标列的目标行。

S2，在等待第一时间间隔tRCD之后，可以向每个存储体组发送当前写操作命令，以对每个存储体组中的目标存储体中的目标列的目标行中的存储单元进行写操作，以写入第一测试图形中对应的写入数据。

S3，在等待第三时间间隔tWR之后，可以向每个存储体组发送预充电命令，以对每个存储体组中的目标存储体中的目标列的目标行中的存储单元进行预充电。

S4，在等待第四时间间隔tRP之后，使所述目标列每次递增1列，重复执行S1-S3直至写完目标存储体中的目标行中的f列中的存储单元。

S5，使所述目标行每次递增1行，重复执行S1-S4直至写完目标存储体中的p行中的存储单元。

S6，可以将每个存储体组中目标存储体的下一存储体作为每个存储体组中的新的目标存储体，重复执行，直至写完每个存储体组中的m个存储体中的存储单元，以将第一测试图形对应的写入数据写入每个存储体组中，按照目标读写方式对每个存储体组同时执行1次读操作，以同时读取每个存储体组中的读出数据，以实现对半导体存储装置进行多种故障类型的检测，使得每个存储体组执行测试的实际时长小于或等于半导体存储装置执行MBIST的时长阈值，以满足半导体存储装置执行MBIST的实际时长小于或等于时长阈值。

可以理解的是，对于相同容量的DDR5，时长阈值是相同的，为了满足半导体存储装置执行MBIST的实际时长小于或等于时长阈值，针对不同的目标读写方式，第一时间间隔tRCD、第二时间间隔tCCDL、第三时间间隔tWR和第四时间间隔tRP的时长可以是不相同的。例如，对于目标读写方式是列页优先读写方式的情况，第一时间间隔tRCD的时长为20ns、第二时间间隔tCCDL的时长为20ns、第三时间间隔tWR的时长为30ns、第四时间间隔tRP的时长为20ns。对于目标读写方式是列优先读写方式的情况，第一时间间隔tRCD的时长可以小于20ns、第二时间间隔tCCDL的时长可以小于20ns、第三时间间隔tWR的时长可以小于30ns、第四时间间隔tRP的时长可以小于20ns。

在一些可能的实施方式中，对于不同容量的DDR5，参见表1所示，时长阈值是不同的，为了满足半导体存储装置执行MBIST的实际时长小于或等于时长阈值，针对不同的目标读写方式，第一时间间隔tRCD、第二时间间隔tCCDL、第三时间间隔tWR和第四时间间隔tRP的时长可以是相同的。例如，对于目标读写方式是列页优先读写方式和列优先读写方式的情况，第一时间间隔tRCD的时长可以均为20ns、第二时间间隔tCCDL的时长可以均为20ns、第三时间间隔tWR的时长可以均为30ns、第四时间间隔tRP的时长可以均为20ns。

图4是本公开一示例性实施例的列优先读写方式的示意图。

如图4所示，x方向表示存储体bank的存储阵列的行，y方向表示存储体bank的存储阵列的列，折线401可以是与折线301相同，表示的寻址顺序是从bank的第一行第一列的第一个存储单元开始寻址直至寻址完第一行的全部列的存储单元，然后进入bank的第二行开始寻址……如此，依次寻址完整个bank。

参考图4所示，列优先读写方式对应的读或写操作的时序可以参见下表3。

其中，表3中的序号0至序号5与表2的序号0至序号5对应的操作是相同的，表示的意思也相同。不同在于表3中在写或读命令之后，执行Nops for tWR（延时tWR的命令），然后Precharge All（执行对bank0的预充电命令），在执行Nops for tRP（延时tRP的命令）后，执行（列地址）的命令；接着，（重复序号3至序号9对应的操作命令，即，重复对bank0的第二列执行写操作或读操作，直至完成对bank0的第一行的第64列执行写操作或读操作）；接着，执行（行地址）；，（重复序号3至11的操作命令，直至遍历完bank0的每一行，即，完成bank0的64k行的写操作或读操作）；执行（存储体地址），，（重复序号3至序号13的操作命令，直至完成对bank0至bank3的写操作或读操作）。

从表3可以看出，和表2相同，第一时间间隔tRCD的时长可以是20ns（纳秒）；第三时间间隔tWR的时长可以是30ns；第四时间间隔tRP的时长可以是20ns。1次（k=1）读写操作的实际时长为1263.2ms（参见表3所示），进而进行12（k等于12）次读写操作的实际时长可以等于15.158.4s。

本公开实施例中，S0，初始化每个存储体组，以确定每个存储体组的目标存储体、目标存储体的目标行和目标列，S1，通过向每个存储体组发送激活命令，以激活每个存储体组中的目标存储体中的目标列的目标行；S2，在等待第一时间间隔tRCD之后，向每个存储体组发送当前写操作命令，以对每个存储体组中的目标存储体中的目标列的目标行中的存储单元进行写操作，以写入第一测试图形中对应的写入数据；S3，在等待第三时间间隔tWR之后，向每个存储体组发送预充电命令，以对每个存储体组中的目标存储体中的目标列的目标行中的存储单元进行预充电；S4，在等待第四时间间隔tRP之后，使所述目标列每次递增1列，重复执行S1-S3直至写完目标存储体中的目标行中的f列中的存储单元；S5，使所述目标行每次递增1行，重复执行S1-S4直至写完目标存储体中的p行中的存储单元；S6，将每个存储体组中的目标存储体的下一存储体作为每个存储体组中的新的当前存储体，重复执行S1-S5，直至写完每个存储体组中的m个存储体中的存储单元。如此，可将第一测试图形写入每个存储体组中，以实现对半导体存储装置进行多种故障类型的检测。

本公开其它一示例性实施例中的测试方法的实现流程。半导体存储装置中可以包括n个存储体组，每个存储体组均可以包括m个存储体，k种测试图形可以包括第一测试图形；m可以为大于或等于1的整数；目标读写方式可以包括行优先读写方式；每个存储体均可以包括p行和f列，p和f均可以为大于1的整数。

本公开实施例的检测方法的实现步骤可以包括：

对半导体存储装置执行MBIST时，并行的对半导体存储装置中的n个存储体组同时进行测试，其中，对半导体存储装置中的每个存储体组可以执行下述步骤：

S0，初始化每个存储体组，以确定每个存储体组的目标存储体、所述目标存储体的目标行和目标列。

S1，可以向每个存储体组发送激活命令，以激活每个存储体组中的目标存储体中的目标行。

S2，在等待第一时间间隔tRCD之后，可以向每个存储体组发送当前写操作命令，以对每个存储体组中的目标存储体中的目标行的目标列中的存储单元进行写操作，以写入第一测试图形中对应的写入数据。

S3，在等待第三时间间隔tWR之后，可以向每个存储体组发送预充电命令，以对每个存储体组中的目标存储体中的目标行的目标列中的存储单元进行预充电。

S4，在等待第四时间间隔tRP之后，使所述目标行每次递增1行，重复执行S1-S3直至写完目标存储体中的目标列中的p行中的存储单元。

S5，使所述目标列每次递增1列，重复执行S1-S4直至写完目标存储体中的f列中的存储单元。

S6，可以将每个存储体组中目标存储体的下一存储体作为每个存储体组中的新的目标存储体，重复执行S1-S5，直至写完每个存储体组中的m个存储体中的存储单元，以将第一测试图形对应的写入数据写入每个存储体组中，按照目标读写方式对每个存储体组同时执行1次读操作，以同时读取每个存储体组中的读出数据，以实现对半导体存储装置进行多种故障类型的检测，使得每个存储体组执行测试的实际时长小于或等于半导体存储装置执行MBIST的时长阈值，以满足半导体存储装置执行MBIST的实际时长小于或等于所述时长阈值。

可以理解的是，对于目标读写方式是列页优先读写方式的情况，第一时间间隔tRCD的时长为20ns、第二时间间隔tCCDL的时长为20ns、第三时间间隔tWR的时长为30ns、第四时间间隔tRP的时长为20ns。对于目标读写方式是行优先读写方式的情况，第一时间间隔tRCD的时长可以小于20ns、第二时间间隔tCCDL的时长可以小于20ns、第三时间间隔tWR的时长可以小于30ns、第四时间间隔tRP的时长可以小于20ns。

在一些可能的实施方式中，对于不同容量的DDR5，参见表1所示，时长阈值是不同的，对于目标读写方式是列页优先读写方式和行优先读写方式的情况，第一时间间隔tRCD的时长可以均为20ns、第二时间间隔tCCDL的时长可以均为20ns、第三时间间隔tWR的时长可以均为30ns、第四时间间隔tRP的时长可以均为20ns。

图5是本公开一示例性实施例的行优先读写方式的示意图。

如图5所示，x方向表示存储体bank的存储阵列的行，y方向表示存储体bank的存储阵列的列，折线501可以为Z形，表示寻址顺序是从bank的第一列第一行的第一个存储单元开始寻址直至寻址完第一列的全部行的存储单元，然后进入bank的第二列开始寻址……如此，依次寻址完整个bank。

参考图5所示，列优先读写方式对应的读或写操作的时序可以参见下表4。

其中，表4中的序号0至序号8与表3的序号0至序号8对应的操作是相同的，表示的意思也相同。不同在于，表4中在执行Nops for tRP（延时tRP的命令）后，执行（选定bank0的第二行（下一行））的命令；接着，（重复序号3至序号9对应的操作命令，即，重复对bank0的第2行至第64k行执行写操作或读操作，直至完成对bank0的第64k行执行写操作或读操作）；接着，执行（选定bank0的第二列）；，（重复序号3至11的操作命令，直至遍历完bank0的每一列，即，完成bank0的64行的写操作或读操作）；执行（选定bank0的下一个bank1），，（重复序号3至序号13的操作命令，直至完成对bank1至bank3的写操作或读操作）。

从表4可以看出，和表2、表3相同，第一时间间隔tRCD的时长可以是20ns（纳秒）；第三时间间隔tWR的时长可以是30ns；第四时间间隔tRP的时长可以是20ns。但1次（k=1）读写操作的实际时长为1174.4ms（参见表4所示），进而进行12（k等于12）次读写操作的实际时长可以等于14.092s。

本公开实施例中，S0，初始化每个存储体组，以确定每个存储体组的目标存储体、目标存储体的目标行和目标列；S1，向每个存储体组发送激活命令，以激活每个存储体组中的目标存储体中的当前行；S2，在等待第一时间间隔tRCD之后，向每个存储体组发送当前写操作命令，以对每个存储体组中的目标存储体中的目标行的目标列中的存储单元进行写操作，以写入第一测试图形中对应的写入数据；S3，在等待第三时间间隔tWR之后，向每个存储体组发送预充电命令，以对每个存储体组中的目标存储体中的目标列的目标行中的存储单元进行预充电；S4，在等待第四时间间隔tRP之后，使所述目标行每次递增1行，重复执行S1-S3直至写完目标存储体中的目标列中的p行中的存储单元；S5，使所述目标列每次递增1列，重复执行S1-S4直至写完目标存储体中的f列中的存储单元；S6，将每个存储体组中目标存储体的下一存储体作为每个存储体组中的新的目标存储体，重复执行S1-S5，直至写完每个存储体组中的m个存储体中的存储单元。如此，可将第一测试图形对应的写入数据写入每个存储体组中，以实现对半导体存储装置进行多种故障类型的检测。

在本公开的一些实施方式中，k种测试图形可以组子测试图形，每组子测试图形可以包括第一测试图形和第二测试图形。

其中，按照目标读写方式对每个存储体组执行k种测试图形对应的k次读写操作，可以包括：

可以按照目标读写方式写入第一测试图形对应的第一写入数据至每个存储体组中的目标存储体的存储单元中。

可以按照目标读写方式读取每个存储体组中的目标存储体的存储单元中的第一读出数据。

可以按照目标读写方式写入第二测试图形对应的第二写入数据至每个存储体组中的目标存储体的存储单元中。

可以按照目标读写方式读取每个存储体组中的目标存储体体的存储单元中的第二读出数据，以通过比对第一写入数据和第一读出数据、以及第二写入数据和第二读出数据实现对每个存储体组中的多种故障类型的检测。

可以理解的是，由于第一测试图形和第二测试图形均是写入相同的存储体，因此，第一测试图形和第二测试图形的行数和列数可以是完全相同的，但可以是两种不同类型的测试图形，第一测试图形可以包括多个不同的第一子测试图形，第二测图形可以包括多个不同的第二子测试图形；第一子测试图形的数量可以和第二子测试图形的数量相同，例如，可以均为6个。

在一种可能的实施方式中，第一测试图形和第二测试图形之间可以与存在一定的对应关系，例如，第一测试图形中的数据和第二测试图形中的数据可以是存在特定逻辑关系的，比如第一测试图形中的数据和第二测试图形中的数据可以是反相的，例如在相同的位置，第一测试图形中的数据为“1”，则第二测试图形中的数据为“0”。

图6是本公开一示例性实施例的第一测试图形和第二测试图形的示意图。

如图6所示，第二测试图形的测试数据可以是对第一测试图形的测试数据进行反相所得到的。第一测试图形可以包括测试图形601至测试图形606；第二测试图形可以包括测试图形607至测试图形612；测试图形601对应测试图形607，测试图形602对应测试图形608，测试图形603对应测试图形609，测试图形604对应测试图形610；测试图形605对应测试图形511，测试图形606对应测试图形612。

其中，测试图形601中，第一行可以全为0，第二行可以是01交替，第三行可以全为0，第四行可以为01交替……。测试图形602中，第一行可以全是0，第二行可以为10交替，第三行可以全是0，第四行可以为10交替……。测试图形603中，第一行可以01交替，第二行可以全是0，第三行可以01交替，第四行可以全是0……。测试图形604中，第一行可以10交替，第二行可以全是0，第三行可以10交替，第四行可以全是0……。测试图形605中，第一行可以全是1，第二行可以全是0，第三行可以全是1，第四行可以全是0……。测试图形606中，每一行可以均是10交替。测试图形607中，每一行可以均是01交替。

本公开实施例中，测试图形601至测试图形604、测试图形607至测试图形610可以用于测试存储单元至存储单元压力引起的耦合故障；测试图形605和测试图形611可以用于测试位线至位线压力引起的耦合故障；测试图形606和测试图形612可以用于测试字线至字线压力引起的耦合故障。

在本公开一些可能的实施方式中，在第一测试图形为测试图形601至测试图形604中任一测试图形的情况下，可以比较测试图形中的第一写入数据和第一读出数据，根据比较结果确定是否存在测试存储单元至存储单元压力引起的耦合故障。在第一测试图形为测试图形605的情况下，可以比较测试图形中的第一写入数据和第一读出数据，根据比较结果确定是否存在位线至位线压力引起的耦合故障。在第一测试图形为测试图形606的情况下，可以比较测试图形中的第一写入数据和第一读出数据，根据比较结果确定是否存在字线至字线压力引起的耦合故障。

同样地，在第二测试图形为测试图形607至测试图形610中任一测试图形的情况下，可以比较测试图形中的第一写入数据和第一读出数据，根据比较结果确定是否存在测试存储单元至存储单元压力引起的耦合故障。在第二测试图形为测试图形611的情况下，可以比较测试图形中的第一写入数据和第一读出数据，根据比较结果确定是否存在位线至位线压力引起的耦合故障。在第二测试图形为测试图形612的情况下，可以比较测试图形中的第一写入数据和第一读出数据，根据比较结果确定是否存在字线至字线压力引起的耦合故障。

本公开实施例中，通过按照目标读写方式写入第一测试图形对应的第一写入数据至每个存储体组中的目标存储体的存储单元中；按照目标读写方式读取每个存储体组中的目标存储体的存储单元中的第一读出数据；按照目标读写方式写入第二测试图形对应的第二写入数据至每个存储体组中的目标存储体的存储单元中；按照目标读写方式读取每个存储体组中的目标存储体的存储单元中的第二读出数据，从而可以通过比对第一写入数据和第一读出数据、以及第二写入数据和第二读出数据实现对每个存储体组中的多种故障类型的检测。

在本公开的一些实施方式中，按照目标读写方式写入第二测试图形对应的第二写入数据至每个存储体组中的目标存储体的存储单元中，可以包括：

按照目标读写方式对第一测试图形对应中的第一写入数据进行写反操作，以实现将第二测试图形对应的第二写入数据写入至每个存储体组中的目标存储体的存储单元中。其中，第一测试图形和第二测试图形中的数据可以是相反的。

可以理解的是，第一测试图形和第二测试图形之间的对应关系可以是第一测试图形中的数据和第二测试图形中的数据可以是反相的。

本公开实施例中，按照目标读写方式对所述第一测试图形对应的第一写入数据进行写反操作，可以实现将第二测试图形中的第二写入数据写入至每个存储体组中的目标存储体的存储单元中，以便于根据第二测试图形检测每个存储体组中的多种故障类型。

在本公开的一些实施例中，，12种测试图形可以用于测试半导体存储装置中的固定故障、转换故障以及耦合故障；

耦合故障可以包括存储单元至存储单元压力引起的耦合故障，位线至位线压力引起的耦合故障，以及字线至字线压力引起的耦合故障。

本公开实施例中，通过12种测试图形可以测试存储单元至存储单元压力引起的耦合故障，位线至位线压力引起的耦合故障，字线至字线压力引起的耦合故障、转换故障和固定故障，从而实现对半导体存储装置进行多种故障类型的检测。

在本公开的一些实施例中，半导体存储装置可以是16Gb DDR5。

本公开实施例可以适应于半导体存储装置为16Gb的DDR5，满足JEDEC对16Gb DDR5的测试时间要求。

图7是本公开一示例性实施例的列页优先读写方式检测过程示意图。

如图7所示，在以Y page fast的读写方式进行读写并插入刷新（REF）命令时，对于图6所示的12种测试图形（data TOPO），由于每两种测试图形的数据是相反的，故通过写反操作就可以实现一种新的测试图形的读写，因此，12个测试图形通过写反的方式可以仅循环6次。

图7中，在进行MBIST时，可以通过Y page fast的读写方式写测试图形的数据，然后通过Y page fast的读写方式读测试图形的数据，接着通过Y page fast的读写方式写测试图形的反相数据，然后通过Y page fast的读写方式读测试图形的反相数据。

上述装置中各部分的具体细节在方法部分实施方式中已经详细说明，未披露的细节内容可以参见方法部分的实施方式内容，因而不再赘述。

本公开的上述实施例提出的MBIST方法，可以通过存储器内建自测试MBIST装置来执行，该存储器内建自测试MBIST装置可以包括控制器，其中，控制器可以是单片机、微控制单元（Microcontroller Unit，MCU）、数字信号处理器（Digital Signal Processor，DSP）、现场可编程门在阵列（Field-Programmable Gate Array，FPGA）、复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD）等控制单元，这里不进行具体限定。

在上述公开的实施例的基础上，本公开实施例还提供了一种测试装置。图8是本公开一示例性实施例的一种测试装置的组成结构示意图。

如图8所示，该公开实施例的测试装置80可以包括：

处理单元801，可以用于根据目标测试图形对半导体存储装置中的n个存储体组进行并行测试。

其中，处理单元801还可以用于按照目标读写方式对半导体存储装置中的每个存储体组进行故障检测，使得每个存储体组执行测试的实际时长小于或等于半导体存储装置执行MBIST测试的时长阈值，n为大于1的整数。

在本公开的一些实施例中，处理单元801，可以用于接收地址信息，地址信息可以包括存储体组地址信息；可以忽略述地址信息中的存储体组地址信息，以根据目标测试图形对每个存储体组中的相同地址同时进行读写。

在本公开的一些实施例中，目标测试图形可以包括k种测试图形；其中，处理单元801，可以用于按照目标读写方式对半导体存储装置中的每个存储体组执行k种测试图形对应的k次读写操作，1次读写操作对应1次写操作和1次读操作，以实现对半导体存储装置进行多种故障类型的检测；k为大于1的整数。

在本公开的一些实施例中，k种测试图形可以包括第一测试图形；其中，处理单元801，可以用于按照目标读写方式每个存储体组同时执行所述第一测试图形对应的1次读写操作，以将所述第一测试图形对应的写入数据同时写入每个存储体组，并同时读取每个存储体组中的读出数据。

在本公开的一些实施例中，每个存储体组均可以包括m个存储体，m为大于或等于1的整数；目标读写方式可以包括列页优先读写方式；每个存储体均可以包括p行和f列，p和f可以均为大于1的整数。

其中，处理单元801还可以用于：S0，初始化每个存储体组，以确定每个存储体组的目标存储体、目标存储体的目标行和目标列；S1，向每个存储体组发送激活命令，以激活每存储体组中的目标存储体中的目标行；S2，在等待第一时间间隔tRCD之后，向每个存储体组发送当前写操作命令，以对每一存储体组中的目标存储体中的目标行的目标列中的存储单元进行写操作，以写入第一测试图形中对应的写入数据；S3，在等待第二时间间隔tCCDL之后，使目标列每次递增1列，向每个存储体组发送下一写操作命令，以对每个存储体组中目标行的目标列的下一列中的存储单元进行写操作，以写入第一测试图形中对应的写入数据，重复执行S3直至写完目标存储体中的目标行中的f列中的存储单元；S4，在等待第三时间间隔tWR之后，向每个存储体组发送预充电命令，以对每个存储体组中的目标存储体中的目标行中的存储单元进行预充电；S5，在等待第四时间间隔tRP之后，使每个存储体组中的目标存储体的目标行每次递增1行，重复执行S1-S4直至写完目标存储体中的p行中的存储单元；S6，将每个存储体组中目标存储体的下一存储体作为每个存储体组中的新的目标存储体，重复执行，直至写完每个存储体组中的m个存储体中的存储单元。

在本公开的一些实施例中，在中，可以每完成每个存储体组中的一个存储体中的z行的写操作，插入一次刷新命令，以使得刷新间隔为，且刷新间隔大于保留时间阈值，以同时测试每个存储体组中的存储单元的保留时间不足故障；z为大于或等于1的整数。

在本公开的一些实施例中，每个存储体组进行k次读写操作的实际时长可以等于( (刷新间隔+刷新命令执行时长)，刷新命令执行时长为一次刷新命令的执行时长。

在本公开的一些实施例中，tRCD=20ns，tCCDL=20ns，tWR=30ns，tRP=20ns，刷新命令执行时长=0.295μs，f=64，z=3，p=64k，m=4，k=12，保留时间阈值=3.9μs，时长阈值=9s。

在本公开的一些实施例中，每个存储体组均可以包括m个存储体，m可以为大于或等于1的整数；目标读写方式可以包括列优先读写方式；每个存储体均可以包括p行和f列，p和f可以均为大于1的整数。

处理单元801，可以用于：S0，初始化每个存储体组，以确定每个存储体组的目标存储体、目标存储体的目标行和目标列；S1，向每个存储体组发送激活命令，以激活每个存储体组中的目标存储体中的目标列和目标行；S2，在等待第一时间间隔tRCD之后，向每个存储体组发送当前写操作命令，以对每个存储体组中的目标存储体中的目标列的目标行中的存储单元进行写操作，以写入第一测试图形中对应的写入数据；S3，在等待第三时间间隔tWR之后，向每个存储体组发送预充电命令，以对每个存储体组中的目标存储体中的目标列的目标行中的存储单元进行预充电；S4，在等待第四时间间隔tRP之后，使目标列每次递增1列，重复执行S1-S3直至写完目标存储体中的目标行中的f列中的存储单元；S5，使目标行每次递增1行，重复执行S1-S4直至写完目标存储体中的p行中的存储单元；S6，将每个存储体组中目标存储体的下一存储体作为每个存储体组中的新的目标存储体，重复执行，直至写完每个存储体组中的m个存储体中的存储单元。

在本公开的一些实施例中，每个存储体组均可以包括m个存储体，m可以为大于或等于1的整数；目标读写方式可以包括行优先读写方式；每个存储体可以包括p行和f列，p和f均为大于1的整数。

其中，处理单元801可以用于：S0，初始化每个存储体组，以确定每个存储体组的目标存储体、目标存储体的目标行和目标列；S1，向每个存储体组发送激活命令，以激活每个存储体组中的目标存储体中的目标行；S2，在等待第一时间间隔tRCD之后，向每个存储体组发送当前写操作命令，以对每个存储体组中的目标存储体中的目标列的目标行中的存储单元进行写操作，以写入第一测试图形中对应的写入数据；S3，在等待第三时间间隔tWR之后，向每个存储体组发送预充电命令，以对每个存储体组中的目标存储体中的目标列的目标行中的存储单元进行预充电；S4，在等待第四时间间隔tRP之后，使目标行每次递增1行，重复执行直至写完目标存储体中的目标列中的p行中的存储单元；S5，使目标列每次递增1列，重复执行直至写完目标存储体中的f列中的存储单元；S6，将每个存储体组中目标存储体的下一存储体作为每个存储体组中的新的目标存储体，重复执行，直至写完每个存储体组中的m个存储体中的存储单元。

在本公开的一些实施例中，k种测试图形可以包括组子测试图形，每组子测试图形可以包括第一测试图形和第二测试图形。其中，处理单元801，可以用于按照目标读写方式写入第一测试图形对应的第一写入数据至每个存储体组中的目标存储体的存储单元中；按照目标读写方式读取每个存储体组中的目标存储体的存储单元中的第一读出数据；按照目标读写方式写入第二测试图形对应的第二写入数据至每个存储体组中的目标存储体的存储单元中；按照目标读写方式读取每个存储体组中的目标存储体的存储单元中的第二读出数据，以通过比对第一写入数据和第一读出数据、以及第二写入数据和第二读出数据实现对每个存储体组中的多种故障类型的检测。

在本公开的一些实施例中，处理单元801，可以用于按照目标读写方式对第一测试图形对应的第一写入数据进行写反操作，以实现将第二测试图形对应的第二写入数据写入至各个存储体组的存储单元中；其中，第一测试图形和第二测试图形中的数据是相反的。

在本公开的一些实施例中，，12种测试图形可以用于测试半导体存储装置中的固定故障、转换故障以及耦合故障；耦合故障包括存储单元至存储单元压力引起的耦合故障，位线至位线压力引起的耦合故障，以及字线至字线压力引起的耦合故障。

在本公开的一些实施例中，半导体存储装置可以为16Gb DDR5。

图9是本公开一示例性实施例的电子设备的组成结构示意图。

如图9所示，该公开实施例的电子设备90，可以包括：一个或多个处理器901；存储器902，可以配置为存储一个或多个程序，当一个或多个程序被一个或多个处理器901执行时，使得电子设备90实现上述所述的测试方法。

本公开的示例性实施方式还提供了一种计算机可读存储介质，可以实现为一种程序产品的形式，其包括程序代码，当程序产品在电子设备上运行时，程序代码用于使电子设备执行本说明书上述“示例性方法”部分中描述的根据本公开各种示例性实施方式的步骤。

在一种可选的实施方式中，该程序产品可以实现为便携式紧凑盘只读存储器（CD-ROM）并包括程序代码，并可以在电子设备，例如个人电脑上运行。然而，本公开的程序产品不限于此，在本文件中，可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。

程序产品可以采用一个或多个可读介质的任意组合。可读介质可以是可读信号介质或者可读存储介质。可读存储介质例如可以为但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。可读存储介质的更具体的例子（非穷举的列表）包括：具有一个或多个导线的电连接、便携式盘、硬盘、随机存取存储器（RAM）、只读存储器（ROM）、可擦式可编程只读存储器（EPROM或闪存）、光纤、便携式紧凑盘只读存储器（CD-ROM）、光存储器件、磁存储器件、或者上述的任意合适的组合。

可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、有线、光缆、RF等等，或者上述的任意合适的组合。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。

Claims (15)

1.一种测试方法，其特征在于，半导体存储装置中包括n个存储体组，所述方法包括：

根据目标测试图形对所述半导体存储装置中的n个存储体组进行并行测试，其中：

按照目标读写方式对所述半导体存储装置中的每个存储体组进行故障检测，使得每个存储体组执行测试的实际时长小于或等于所述半导体存储装置执行存储器内建自测试的时长阈值；

n为大于1的整数。

2.如权利要求1所述的方法，其特征在于，所述根据目标测试图形对所述半导体存储装置中的n个存储体组进行并行测试，包括：

接收地址信息，所述地址信息包括存储体组地址信息；

忽略所述地址信息中的所述存储体组地址信息，以根据所述目标测试图形对每个存储体组中的相同地址同时进行读写。

3.如权利要求1所述的方法，其特征在于，所述目标测试图形包括k种测试图形；

其中，所述按照目标读写方式对所述半导体存储装置中的每个存储体组进行故障检测，包括：

按照所述目标读写方式对所述半导体存储装置中的每个存储体组执行k种测试图形对应的k次读写操作，1次读写操作对应1次写操作和1次读操作，以实现对所述半导体存储装置进行多种故障类型的检测；

k为大于1的整数。

4.如权利要求3所述的方法，其特征在于，所述k种测试图形包括第一测试图形；

其中，所述按照所述目标读写方式对每个存储体组执行k种测试图形对应的k次读写操作，包括：

按照所述目标读写方式对每个存储体组同时执行所述第一测试图形对应的1次读写操作，以将所述第一测试图形对应的写入数据同时写入每个存储体组，并同时读取每个存储体组中的读出数据。

5.如权利要求4所述的方法，其特征在于，每个存储体组均包括m个存储体，m为大于或等于1的整数；所述目标读写方式包括列页优先读写方式；每个存储体均包括p行和f列，p和f均为大于1的整数；

其中，按照所述目标读写方式对每个存储体组同时执行所述第一测试图形对应的1次写操作，包括：

S0，初始化每个存储体组，以确定每个存储体组的目标存储体、所述目标存储体的目标行和目标列；

S1，向每个存储体组发送激活命令，以激活每存储体组中的所述目标存储体中的目标行；

S2，在等待第一时间间隔tRCD之后，向每个存储体组发送当前写操作命令，以对每一存储体组中的所述目标存储体中的目标行的目标列中的存储单元进行写操作，以写入所述第一测试图形中对应的写入数据；

S3，在等待第二时间间隔tCCDL之后，使所述目标列每次递增1列，向每个存储体组发送下一写操作命令，以对每个存储体组中所述目标行的目标列的下一列中的存储单元进行写操作，以写入所述第一测试图形中对应的写入数据，重复执行S3直至写完所述目标存储体中的目标行中的f列中的存储单元；

S4，在等待第三时间间隔tWR之后，向每个存储体组发送预充电命令，以对每个存储体组中的所述目标存储体中的目标行中的存储单元进行预充电；

S5，在等待第四时间间隔tRP之后，使每个存储体组中的目标存储体的目标行每次递增1行，重复执行S1-S4直至写完所述目标存储体中的p行中的存储单元；

S6，将每个存储体组中所述目标存储体的下一存储体作为每个存储体组中的新的目标存储体，重复执行S1-S5，直至写完每个存储体组中的m个存储体中的存储单元。

6.如权利要求5所述的方法，其特征在于，在S1-S6中，每完成所述每个存储体组中的一个存储体中的z行的写操作，插入一次刷新命令，以使得刷新间隔为，且所述刷新间隔大于保留时间阈值，以同时测试每个存储体组中的存储单元的保留时间不足故障；

z为大于或等于1的整数。

7.如权利要求6所述的方法，其特征在于，每个存储体组进行k次读写操作的实际时长等于( (刷新间隔+刷新命令执行时长)，所述刷新命令执行时长为一次刷新命令的执行时长。

8.如权利要求4所述的方法，其特征在于，每个存储体组均包括m个存储体，m为大于或等于1的整数；所述目标读写方式包括列优先读写方式；每个存储体均包括p行和f列，p和f均为大于1的整数；

其中，按照所述目标读写方式对每个存储体组同时执行所述第一测试图形对应的1次写操作，包括：

S0，初始化每个存储体组，以确定每个存储体组的目标存储体、所述目标存储体的目标行和目标列；

S1，向每个存储体组发送激活命令，以激活每个存储体组中的目标存储体中的目标列的目标行；

S2，在等待第一时间间隔tRCD之后，向每个存储体组发送当前写操作命令，以对每个存储体组中的所述目标存储体中的目标列的目标行中的存储单元进行写操作，以写入所述第一测试图形中对应的写入数据；

S3，在等待第三时间间隔tWR之后，向每个存储体组发送预充电命令，以对每个存储体组中的所述目标存储体中的目标列的目标行中的存储单元进行预充电；

S4，在等待第四时间间隔tRP之后，使所述目标列每次递增1列，重复执行S1-S3直至写完所述目标存储体中的目标行中的f列中的存储单元；

S5，使所述目标行每次递增1行，重复执行S1-S4直至写完所述目标存储体中的p行中的存储单元；

S6，将每个存储体组中所述目标存储体的下一存储体作为每个存储体组中的新的目标存储体，重复执行S1-S5，直至写完每个存储体组中的m个存储体中的存储单元。

9.如权利要求4所述的方法，其特征在于，每个存储体组均包括m个存储体，m为大于或等于1的整数；所述目标读写方式包括行优先读写方式；每个存储体均包括p行和f列，p和f均为大于1的整数；

其中，按照所述目标读写方式对每个存储体组同时执行所述第一测试图形对应的1次写操作，包括：

S0，初始化每个存储体组，以确定每个存储体组的目标存储体、所述目标存储体的目标行和目标列；

S1，向每个存储体组发送激活命令，以激活每个存储体组中的所述目标存储体中的目标行；

S2，在等待第一时间间隔tRCD之后，向每个存储体组发送当前写操作命令，以对每个存储体组中的所述目标存储体中的目标列的目标行中的存储单元进行写操作，以写入所述第一测试图形中对应的写入数据；

S3，在等待第三时间间隔tWR之后，向每个存储体组发送预充电命令，以对所述每个存储体组中的所述目标存储体中的目标列的目标行中的存储单元进行预充电；

S4，在等待第四时间间隔tRP之后，使所述目标行每次递增1行，重复执行S1-S3直至写完所述目标存储体中的目标列中的p行中的存储单元；

S5，使所述目标列每次递增1列，重复执行S1-S4直至写完所述目标存储体中的f列中的存储单元；

S6，将每个存储体组中所述目标存储体的下一存储体作为每个存储体组中的新的目标存储体，重复执行S1-S5，直至写完每个存储体组中的m个存储体中的存储单元。

10.如权利要求3所述的方法，其特征在于，k种测试图形包括k/2组子测试图形，每组子测试图形包括第一测试图形和第二测试图形；

其中，按照目标读写方式对每个存储体组执行k种测试图形对应的k次读写操作，包括：

按照所述目标读写方式写入所述第一测试图形对应的第一写入数据至每个存储体组中的目标存储体的存储单元中；

按照所述目标读写方式读取每个存储体组中的所述目标存储体的存储单元中的第一读出数据；

按照所述目标读写方式写入所述第二测试图形对应的第二写入数据至每个存储体组中的目标存储体的存储单元中；

按照所述目标读写方式读取每个存储体组中的所述目标存储体的存储单元中的第二读出数据，以通过比对所述第一写入数据和所述第一读出数据、以及所述第二写入数据和所述第二读出数据实现对每个存储体组中的多种故障类型的检测。

11.如权利要求10所述的方法，其特征在于，按照所述目标读写方式写入所述第二测试图形中的第二写入数据至各个存储体组的存储单元中，包括：

按照所述目标读写方式对所述第一测试图形对应的第一写入数据进行写反操作，以实现将所述第二测试图形对应的第二写入数据写入至各个存储体组的存储单元中；

其中，所述第一测试图形和所述第二测试图形中的数据是相反的。

12.如权利要求1所述的方法，其特征在于，所述半导体存储装置为16Gb DDR5。

13.一种测试装置，其特征在于，半导体存储装置中包括n个存储体组，所述测试装置包括：

处理单元，用于根据目标测试图形对所述半导体存储装置中的n个存储体组进行并行测试，其中：

所述处理单元，还用于按照目标读写方式对所述半导体存储装置中的每个存储体组进行故障检测，使得每个存储体组执行测试的实际时长小于或等于所述半导体存储装置执行存储器内建自测试的时长阈值；

n为大于1的整数。

14.一种电子设备，其特征在于，包括：

一个或多个处理器；

存储器，配置为存储一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行时，使得所述电子设备实现如权利要求1至12任一项所述的方法。

15.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，当所述计算机程序在计算机上运行时，使得所述计算机执行如权利要求1至12任一项所述的方法。

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