DE10052211A1

DE10052211A1 - Integrierte Schaltung mit Testbetriebsart und Verfahren zum Testen einer Vielzahl solcher integrierter Schaltungen

Info

Publication number: DE10052211A1
Application number: DE10052211A
Authority: DE
Inventors: Patrick Heyne; Michael Sommer; Thilo Marx; Michael Markert; Torsten Partsch; Thomas Hein; Peter Schroegmeier; Stefan Dietrich; Sabine Schoeniger; Christian Weis
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-10-20
Filing date: 2000-10-20
Publication date: 2002-05-08
Also published as: TW523597B; JP2002221555A; KR100444788B1; US20020133750A1; KR20020031035A; JP3588075B2; EP1205938A2; DE50114463D1; EP1205938A3; US6670802B2; EP1205938B1

Abstract

Das Testen integrierter Schaltungen, insbesondere von Speicherchips des Typs DDR SDRAM, erfolgt in paralleler Weise. Um zu vermeiden, daß die Schaltungen im Testbetrieb gegeneinander treiben, wird ein bereits ohnehin mit einem Kanal eines Testautomaten verbundener Eingangsanschluß (10) mit Schaltmitteln (30) verbunden, durch die die Ausgangstreiber in Abhängigkeit vom am Eingangsanschluß (10) zuführbaren Steuersignal abschaltbar sind. Die Schaltmittel (30) enthalten vorzugsweise einen Demultiplexer (31) sowie einen Multiplexer (32). Der Demultiplexer ist durch ein neben dem Teststeuersignal (TMCOMP) zusätzlich erzeugtes Teststeuer (TMRDIS) ansteuerbar. Der Eingangsanschluß (10) ist im Testbetrieb ohnehin mit einem Testerkanal verbunden, so daß kein zusätzlicher externer Aufwand entsteht.

Description

Die Erfindung betrifft eine integrierte Schaltung, die in ei ner Normalbetriebsart und in einer Testbetriebsart betreibbar ist. Über einen Eingangsanschluß wird ein Steuersignal zur Steuerung eines Schaltmittels eingespeist. Die Erfindung be trifft außerdem ein Verfahren zum Testen einer Vielzahl von solchen ausgangsseitig parallel geschalteten integrierten Schaltungen.

Integrierte Schaltungen, insbesondere Halbleiterspeicher, werden nach der Herstellung getestet, um deren Funktionalität sicherzustellen. Hierzu werden die Speicherchips von einem Testautomaten in den Testbetrieb versetzt. Eine Vielzahl von Speicherchips wird parallel angesteuert und getestet. Aus gangsseitig sind die Speicherchips parallel geschaltet. Es ist dafür Sorge zu tragen, daß beim Auslesen des Testergeb nisses zwei Chips nicht etwa gleichzeitig ein Signal an den Tester über den gemeinsamen Anschluß ausgeben. Daher ist für diesen Fall nur einer der Speicherchips zur Ausgabe eines Te stergebnisses an den Testautomaten zu aktivieren, die anderen der Speicherchips sind während dieses Zeitraums von der Aus gabe eines Testergebnisses an den Testautomaten zu deaktivie ren.

Heutzutage sind insbesondere Halbleiterspeicher mit synchro ner Betriebsart gefragt, sogenannte SDRAMs (Synchronous Dyna mic Random Access Memory). Es gibt DDR SDRAMs, sogenannte Double Data Rate SDRAMs, die Information bei steigender und fallender Flanke des die synchrone Betriebsart steuernden Taktsignals verarbeiten. Der Freiraum bei der schaltungstech nischen Umsetzung von Konzepten für SDRAMs und DDR SDRAMs ist beschränkt, da die nach außen hin gerichtete Funktionalität dieser Halbleiterspeicher verschiedenen Standards, z. B. durch JEDEC genormt, genügen muß.

Die Aufgabe der Erfindung besteht darin, eine integrierte Schaltung der eingangs genannten Art anzugeben, die standard konform ist und mit geringem externem Aufwand testbar ist. Darüber hinaus besteht eine Aufgabe der Erfindung darin, ein Verfahren zum Testen einer Vielzahl von solchen Schaltungen anzugeben, bei dem der externe Aufwand gering ist.

Gemäß der Erfindung wird die Aufgabe betreffend die inte grierte Schaltung gelöst durch eine integrierte Schaltung mit einer ersten Betriebsarteinstellung, in der ein Funktions test einer Funktionseinheit der integrierten Schaltung durch führbar ist; einer zweiten Betriebsarteinstellung, in der die Funktionseinheit in Normalbetriebsart betreibbar ist; einem Datenausgangstreiber und einem Dateneingangssignalpfad, die jeweils mit der Funktionseinheit gekoppelt sind; einem Ein gangsanschluß zur Zuführung eines Steuersignals, und mit ei nem Schaltmittel, durch das in Abhängigkeit vom Steuersignal bewirkt wird, daß in der Normalbetriebsarteinstellung durch verschiedene Zustände des Steuersignals der Dateneingangs signalpfad ein- und ausschaltbar ist, und daß in der Testbe triebsarteinstellung der Datenausgangstreiber durch verschie dene Zustände des Steuersignals ein- oder ausschaltbar ist.

Betreffend das Verfahren wird diese Aufgabe gelöst durch ein Verfahren zum Testen einer Vielzahl von solchen integrierten Schaltungen, bei dem die integrierten Schaltungen bezüglich der Anschlüsse der Datensignale parallel geschaltet sind und bei der jeweils nur eines der den Eingangsanschlüssen der in tegrierten Schaltkreise zuführbaren Steuersignale einen er sten Zustand einnimmt, und alle anderen dieser Steuersignale gemeinsam einen anderen Zustand einnehmen.

Insbesondere DDR SDRAMs besitzen den oben genannten Eingangs anschluß zur Zuführung eines Steuersignals ohnehin. Gemäß dem JEDEC-Standard wird dieser Anschluß DM-Pad genannt. Er ermög licht im Normalbetrieb des Speicherchips ein byteweises mas kieren der Daten in Schreibrichtung. Dies bedeutet, daß dann, wenn das am DM-Pad anliegende Steuersignal einen vorgegebenen Zustand aufweist, z. B. einen High-Pegel, das vom DM-Pad be einflußbare Datenbyte blockiert und nicht vom Speicherchip intern empfangen wird. Durch die von der Erfindung zusätzlich vorgesehenen Maßnahmen wird auf einfache Weise mit geringem Schaltungsaufwand ermöglicht, daß im Testbetrieb das paralle le Treiben von Testsignalergebnissen unterbunden wird.

So ist ein Demultiplexer vorgesehen, welcher eingangsseitig mit dem DM-Pad verbunden ist. Ausgangsseitig wird der Demul tiplexer im Normalbetrieb dazu verwendet, die normale Funk tionalität des am DM-Pad eingegebenen Steuersignals an die übrigen Funktionseinheiten im Speicherchip weiter zu leiten. So sind im Normalbetrieb die Dateneingangssignalpfade durch das am DM-Pad eingegebene Steuersignal maskierbar, d. h. ab schaltbar. Im Testbetrieb steuert dieser Demultiplexer aus gangsseitig den Umschaltsteuereingang eines Multiplexers. Dieser bewirkt, daß abhängig vom am DM-Pad eingegebenen Si gnal entweder ein konstanter Pegelwert weitergeleitet wird oder ein anderweitig erzeugtes Steuersignal, welches den Lesebetrieb innerhalb des Speicherchips steuert. Der Ausgang dieses Multiplexers steuert einen der Datenausgangstreiber des Speicherchips an. Wenn im Testbetrieb der Demultiplexer auf den letztgenannten Ausgang umgeschaltet ist, wird abhän gig vom am DM-Pad eingegebenen Signal der Multiplexer wahl weise auf den konstanten Pegel oder das Lesesteuersignal um geschaltet. Im ersteren Fall wird der Datenausgangstreiber abgeschaltet, im zweiten Fall ist er abhängig vom Lesesteuer signal triggerbar.

Insgesamt wird also ermöglicht, daß durch externe Einprägung des Steuersignals am DM-Pad durch den Testautomaten chipin tern der Datenausgangstreiber eines Datensignalanschlusses an- oder abgeschaltbar ist. Somit wird dem Testautomaten ermöglicht, diesen einen oder mehrere der Datensignalausgänge eines einzigen Speicherchips zu aktivieren, und Testausgangs daten abzufragen. Es wird vermieden, daß mehrere Speicher chips parallel treiben und deren Ausgangssignale dadurch un lesbar werden. Der besondere Vorteil der Erfindung liegt dar in, daß wenig zusätzlicher Aufwand chipintern wie auch auf Seite des Testautomaten erforderlich ist. Das DM-Pad ist aus anderen Gründen ohnehin mit einem Kanal des Testautomaten verbunden. Es sind daher keine über die standardgemäß erfor derlichen Testerkanäle hinaus benötigten Kanäle zur Ansteue rung etwaiger Pads des zu testenden Chips erforderlich. Es sind dadurch eine Vielzahl von DDR SDRAMs parallel steuerbar, was den Ausnutzungsgrad des Testautomaten und schließlich die Testkosten vergleichsweise gering hält.

Die verschiedenen Betriebsartzustände des Halbleiterchips werden über die Adreßeingänge dem Speicherchip mitgeteilt. Im Normalbetrieb werden an die Adreßeingänge die Adressen zur Auswahl einer oder mehrerer der Speicherzellen des Speicher chips eingegeben. Darüberhinaus dienen diese Adreßeingänge dazu, Steuersignale einzugeben, die eine bestimmte Abfolge von Datenbits meist innerhalb besonderer Zeitfenster, die im Normalbetrieb nicht zulässig sind, umfassen. Danach wird der Speicherchip zuerst aus der voreingestellten Normalbetriebs art in die Testbetriebsart, genannt TMCOMP, umgeschaltet. Während des TMCOMP-Modus wird beispielsweise durch einen in tern weitgehend selbständig ablaufenden Test (Built-In- Selftest) eine Information über den Fehlerzustand bestimmter Bereiche des Speicherzellenfeldes ermittelt. Diese Informati on ist nachfolgend an den Tester auszugeben, damit dieser das Ersetzen von defekten Speicherzellen oder Schaltungsblöcken durch entsprechende redundante Elemente steuert. Gemäß der Erfindung wird ein weiterer Testmodus erzeugt. Dieser wird wiederum durch eine vorvereinbarte Befehlsfolge, die über die Adreßeingänge des Speicherchips eingegeben wird, eingestellt, sog. TMRDIS-Modus. Das den TMRDIS-Modus anzeigende Steuersi gnal steuert den ersten Multiplexer und schaltet ihn von Normalbetrieb oder auch TMCOMP-Betrieb auf den TMRDIS-Betrieb um, so daß ein transparenter Signalpfad vom DM-Pad zum Steu ereingang des Multiplexers geschaltet ist. Anschließend wird durch entsprechende Befehlseingabe über die Adreßanschlüsse vom TMRDIS-Modus auf dem TMCOMP-Modus zurückgeschaltet.

Weitere Ausgestaltungen der Erfindung sind in verschiedenen abhängigen Ansprüchen angegeben. So ist das DM-Pad ein gemäß dem JEDEC-Standard bei einem DDR SDRAM vorzusehende Anschluß fläche, welche meist über einen Bonddraht an einen Anschluß stift des Gehäuses zu kontaktieren ist. Das DM-Pad ist somit von außen direkt über einen Gehäusepin ansteuerbar. Die vom DM-Pad bei einem Schreibvorgang im Normalbetrieb maskierbare Anzahl von Datensignalen beträgt 8 Bit, ein sogenanntes Byte. Die den Multiplexer ansteuernden Signale weisen einen Low- Pegel für den konstanten Pegelwert auf. Das Lesebetriebsart signal hat einen Low-Pegel während des Schreibbetriebs und einen High-Pegel zur Aktivierung des Lesebetriebs. Ein abge schalteter Ausgangstreiber befindet sich in einem Tristate- Modus, d. h. hochohmig.

Nachfolgend wird die Erfindung anhand des in der Zeichnung dargestellten Ausführungsbeispiels im Detail erläutert. Es zeigt die

Figur einen im Zusammenhang mit der Erfindung relevanten Aus schnitt aus einem DDR SDRAM.

Der in der Figur dargestellte Ausschnitt aus einem DDR SDRAM zeigt ein DM-Pad 10, eine Anzahl von Adreßpads 20, 21, 22 so wie eine Anzahl von Datenein-/Ausgabepads 23, 24, 25. Die An zahl der Adreßpads richtet sich nach der Menge individuell zu adressierender Speicherzellen. Die Anzahl der Datenein-/Aus gabepads kann beispielsweise 32 Bit, also 4 Byte, betragen. Das DM-Pad 10 ist über einen Bonddraht 11 mit einem Anschluß stift 12 eines Gehäuses 13 verbunden. Schaltungsintern ist das DM-Pad 10 mit einer Steuerungsschaltung 30 verbunden. Die Steuerungsschaltung 30 bewirkt, daß in einem Normalbetrieb der je einem der Datenpads 23, 24, 25 zugeordnete Eingangs signalpfad 40 maskierbar ist, während im Testbetrieb ein mit den Datenanschlüssen 23, 24, 25 verbundener Datenausgang streiber 41 abschaltbar ist.

Im Detail weist die Steuerungsschaltung 30 einen Demultiple xer 31 auf. Dieser ist eingangsseitig mit dem DM-Pad 10 ver bunden. Steuersignalseitig werden die beiden Steuersignale TMCOMP sowie TMRDIS dem Demultiplexer 31 zugeführt. Das Si gnal TMCOMP gibt an, daß Testbetrieb vorliegt, das Signal TMRDIS gibt an, daß ein besonderer weiterer Modus während des Testbetriebs eingeschaltet ist. Ein erster Ausgang 00 des Multiplexers 31 ist im Normalbetrieb freigeschaltet und steu ert die mit den Datensignalpads 23, 24, 25 verbundenen Daten eingangssignalpfade 40 an. Je nach Signalzustand des am DM- Pad eingespeisten Signals sind die byteweise parallel ange steuerten Dateneingangssignalpfade 40 maskierbar, d. h. ab schaltbar. Ein zweiter Ausgang 10 des Multiplexers 31 wird im TMCOMP-Modus aktiviert. Die dieser Betriebsart zugeordneten Funktionseinheiten sind mit 42 dargestellt und bewirken, daß Speicherzellen 44 im Speicherzellenfeld 43 auf Funktionalität getestet werden. Das Testergebnis der einen Built-In-Selftest ausführenden Schaltungen 42 wird bei Testende über einen Da tenausgangstreiber 41 an die Datensignalpads 23, 24, 25 wei tergeleitet. Ein Ausgang 01 des Demultiplexers 31 wird in der Betriebsart TMRDIS freigeschaltet. Er ist mit dem Steuerein gang eines Multiplexers 32 verbunden. In Abhängigkeit von dem am DM-Pad 10 anliegenden Steuersignal wird der Multiplexer 32 entweder in seiner Stellung 1 oder in seiner Stellung 0 be trieben. Bei Stellung 1 wird ein konstanter Pegel, z. B. "0", weitergeleitet, welcher die mit den Datensignalpads 23, 24, 25 verbundenen Ausgangstreiber 41 ansteuert. In der Stellung 0 wird ein die Lesebetriebsart steuerndes Signal R auf den Ausgang des Multiplexers 32 weiter geschaltet. In der Stel lung 1 sind die Ausgangstreiber 41 abgeschaltet, in der Stel lung 0 werden sie je nach Zustand des Signals R ein- oder ausgeschaltet. Es sind jeweils ein Byte, d. h. eine Anzahl von 8 Dateneingangssignalpfaden 40 sowie Datenausgangstreibern 41 gleichzeitig vom Ausgang 00 des Demultiplexers 31 bzw. vom Ausgang des Multiplexers 32 ansteuerbar.

Die Signale TMCOMP sowie TMRDIS werden chipintern erzeugt, nachdem über die Adreßpads 20, 21, 22 eine geeignete Befehls folge eingegeben wurde. Die durch das Steuersignal TMCOMP an gezeigte Testbetriebsart ist herkömmlicherweise bei einem DDR SDRAM vorhanden. Die Betriebsart TMRDIS und das diese Be triebsart anzeigende Steuersignal TMRDIS sind in Zusammenhang mit der Erfindung neu eingeführt. Durch Aktivierung der Test betriebsart TMRDIS wird ein Signalpfad vom DM-Pad 10 zum Steueranschluß des Multiplexers 32 geschaltet, so daß das vom Testautomaten über den Anschlußpin 12 und das DM-Pad 10 ein gespeiste Steuersignal den Multiplexer 32 wahlweise in Stel lung 1 oder in Stellung 0 steuern kann, so daß dann entweder in Stellung 1 die byteweise zusammengefaßten Ausgangstreiber 41 sicher abgeschaltet sind oder in Stellung 0 entsprechend dem Lesesteuersignal R frei geschaltet werden.

Mit Einführung des zusätzlichen Testmodus TMRDIS ist es mög lich, daß dem DM-Pad 10 eine zusätzliche Funktionalität wäh rend des Testbetriebs zugewiesen wird. Durch geeignete Si gnaleinprägung des am DM-Pad 10 anliegenden Steuersignals durch den Testautomaten wird ermöglicht, daß die Ausgang streiber 41 frei geschaltet werden. Üblicherweise wird eine Vielzahl von gleichartigen Speicherchips parallel getestet. Die Ausgangspads 23, 24, 25 dieser verschiedenen zu testenden Speicherchips sind parallel an entsprechende Testerkanäle verdrahtet. Gemäß dem JEDEC-Standard ist dem DM-Pad 10 ohne hin ein eigener Testerkanal zugeordnet. Indem während des TMRDIS-Modus, der vom Testautomaten an den Chip eingegeben wird, jeweils nur eines der DM-Pads mit einem High-Pegel an gesteuert wird und somit der Multiplexer 32 nur eines der Vielzahl an parallel geschalteten Speicherchips in Stellung 1 gebracht wird, wird sichergestellt, daß nur ein byteweiser Satz von Ausgangstreibern 41 frei geschaltet ist, um das im TMCOMP-Modus erzeugte Testausgangssignal über die Datenpads 23, 24, 25 auszugeben. Zur Ausgabe dieser Testergebnisse des TMCOMP-Modus von verschiedenen Speicherchips an den Testauto maten wird aufeinander folgend abwechselnd nur das DM-Pad ei nes der parallel getesteten Speicherchips mit einem High- Pegel beaufschlagt. Im Zusammenspiel ergibt sich, daß die ausgangsseitig parallel verdrahteten Speicherchips bei Ausga be eines Testergebnisses nicht gegeneinander treiben.

Da das DM-Pad 10 ohnehin mit einem separaten Kanal des Test automaten verbunden ist, ist auf Seite des Testautomaten kein zusätzlicher Verdrahtungsaufwand mehr erforderlich. Der Schaltungsaufwand innerhalb des Speicherchips ist, wie aus der Figur deutlich zu erkennen ist, relativ gering. Durch Zu weisung der oben beschriebenen zusätzlichen Funktionalität zum ohnehin vorhandenen DM-Pad wird ermöglicht, daß eine mög lichst große Vielzahl von Speicherchips parallel testbar ist.

Bezugszeichenliste

10

Anschlußpad

11

Bonddraht

12

Anschlußstift

13

Gehäuse

20

. . .

25

Anschlußpads

30

Steuerungsschaltung

31

Demultiplexer

32

Multiplexer

40

Dateneingangssignalpfad

41

Datenausgangstreiber

42

Funktionseinheiten

43

Speicherzellenfeld

44

Speicherzelle

Claims

1. Integrierte Schaltung mit
einer ersten Betriebsarteinstellung, in der ein Funktions test (TMCOMP, TMRDIS) einer Funktionseinheit (43, 44) der integrierten Schaltung durchführbar ist,
einer zweiten Betriebsarteinstellung, in der die Funktions einheit in Normalbetriebsart betreibbar ist,
einem Datenausgangstreiber (41) und einem Dateneingangs signalpfad (40), die jeweils mit der Funktionseinheit (43, 44) gekoppelt sind,
einem Eingangsanschluß (10) zur Zuführung eines Steuersi gnals, und mit
einem Schaltmittel (30), durch das in Abhängigkeit vom Steuersignal bewirkt wird, daß
in der Normalbetriebsarteinstellung durch verschiedene Zu stände des Steuersignals der Dateneingangssignalpfad (40) ein- und ausschaltbar ist, und daß
in der Testbetriebsarteinstellung (TMCOMP, TMRDIS) der Da tenausgangstreiber (41) durch verschiedene Zustände des Steuersignals ein- oder ausschaltbar ist.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Schaltmittel (30) einen Demultiplexer (31) umfaßt, der eingangsseitig mit dem Eingangsanschluß (10) verbunden ist und von einem zweiten Steuersignal (TMRDIS) steuerbar ist, daß einer der Ausgänge (01) des Demultiplexers (31) einen Multiplexer (32) steuert, dem eingangsseitig ein konstanter Signalpegel (0) sowie ein drittes Steuersignal (R), durch das eine Lesebetriebsart einstellbar ist, zugeführt wird, und daß durch den Multiplexer (32) ausgangsseitig der Datenausgang streiber (41) ein- oder ausschaltbar ist.

3. Integrierte Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Eingangsanschluß (10) eine Anschlußfläche ist, an die ein Gehäusepin (12) kontaktiert ist.

4. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß Anschlüsse für Adreßsignale (20, 21, 22) vorgesehen sind, durch die eine Adresse einer in der Funktionseinheit (43) an geordneten Speicherzelle (44) zuführbar ist, und daß das zweite Steuersignal (TMRDIS) über die Adreßanschlüsse (20, 21, 22) zuführbar ist.

5. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der konstante Signalpegel ein Low-Pegel ist.

6. Integrierte Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß eine Anzahl von Anschlüssen (23, 24, 25) für Datensignale vorgesehen ist, durch die Datenwerte für die Speicherzellen (41) der Funktionseinheit (43) zu- und abführbar sind, daß je ein Datenausgangstreiber (41) und je ein Dateneingangssignal pfad (40) mit einem der Anschlüsse (23, 24, 25) für Datensi gnale gekoppelt ist, daß die Datenausgangstreiber (41) vom Ausgang des Multiplexers (32) gleichzeitig ansteuerbar sind und daß die Dateneingangssignalpfade (40) von einem der Aus gänge (00) des Demultiplexers (31) gleichzeitig ansteuerbar sind.

7. Integrierte Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Anzahl von Anschlüssen genau acht Anschlüsse zur Bildung eines Bytes umfaßt.

8. Verfahren zum Testen einer Vielzahl von integrierten Schaltungen nach einem der Ansprüche 1 bis 7, bei dem die in tegrierten Schaltungen bezüglich der Anschlüsse (23, 24, 25) der Datensignale parallel geschaltet sind und bei der jeweils nur eines der den Eingangsanschlüssen (10) der integrierten Schaltkreise zuführbaren Steuersignale einen ersten Zustand einnimmt, und alle anderen dieser Steuersignale gemeinsam ei nen anderen Zustand einnehmen.