DE19937320A1 - Integriertes Schaltkreisbauelement und Verfahren zum Betrieb desselben - Google Patents

Abstract

Die Erfindung betrifft einen integrierten Schaltkreis und ein Verfahren zum Betrieb eines integrierten Schaltkreises. DOLLAR A Der integrierte Schaltkreis weist eine Verkapselung und einen von außen zugänglichen Signal-Anschluß (31) auf, der auf der Verkapselung angeordnet ist. In der Verkapselung befindet sich ein integrierter Schaltkreis-Chip (410), der mit dem Signal-Anschluß verbunden ist. Der integrierte Schaltkreis-Chip umfaßt einen betriebsartselektiven Signalerzeugungsschaltkreis (34), der dazu ausgelegt ist, ein Betriebsmodus-Steuersignal (PSECON) und ein internes Signal (PXRC) zu erhalten und der mit dem von außen zugänglichen Signal-Anschluß verbunden ist. Der betriebsartselektive Signalerzeugungsschaltkreis erzeugt entsprechend dem Betriebsmodus-Steuersignal entweder auf das interne Signal hin oder auf ein externes Signal, das an den von außen zugänglichen Anschluß gelegt wird, ein Ausgangssignal (PSE). DOLLAR A Verwendung z. B. für DRAM-Bauelemente.

Description

Die Erfindung betrifft ein integriertes Schaltkreisbauelement und ein Verfahren zu dessen Betrieb.

Um Zuverlässigkeit und einwandfreien Betrieb von integrierten Schaltkreisbauelementen, wie Speicherbauelementen, zu gewähr­ leisten, führen Hersteller typischerweise eine Vielzahl von Tests mit internen Schaltkreisen in den Bauelementen durch. Ein Beispiel für einen solchen Test ist ein Bitleitungs-Lese­ test, der normalerweise zum Überprüfen des einwandfreien Be­ triebs eines integrierten Schaltkreis-Speicherbauelementes, wie etwa eines DRAMs, von Bedeutung ist.

Eine typische Bitleitungs-Leseprozedur wird wie folgt durch­ geführt. Daten, die in einer Speicherzelle gespeichert sind, werden auf eine Bitleitung durch eine Ladungsverteiloperation übertragen, die durch Aktivierung der mit der Speicherzelle verbundenen Wortleitung durchgeführt wird. Eine Differenz zwischen der Spannung auf der Bitleitung, auf welche die Da­ ten der Speicherzelle übertragen werden, und der Vorladungs­ spannung einer komplementären Bitleitung wird mittels eines Lese-Verstärkers verstärkt, um ein Signal zu erzeugen, das einen hohen oder niedrigen Logikwert hat. Die Zeit, zu wel­ cher der Lese-Verstärker arbeitet, wirkt sich typischerweise entscheidend auf den Betrieb des Speicherbauelementes aus. Um die Betriebseigenschaften des Halbleiterbauelementes zu ver­ bessern, ist es im allgemeinen wichtig, daß der Lese-Verstär­ ker zur optimalen oder nahezu optimalen Zeit arbeitet. Des­ halb enthalten Speicherbauelemente gewöhnlich einen Testmo­ dus, um die Zeit zu bestimmen, zu welcher der Lese-Verstärker in Reaktion auf ein Testsignal arbeitet, das an einen An­ schluß des integrierten Schaltkreis-Speicherbauelementes an­ gelegt wird.

Ein weiterer üblicher Test für ein Speicherbauelement be­ trifft das Prüfen, ob spannungserzeugende Schaltkreise ein­ wandfrei arbeiten. In Speicherbauelementen könnten viele Ar­ ten von internen Schaltkreisen zur Spannungserzeugung Verwen­ dung finden. Ebenso können in dem integrierten Schaltkreis-Chip Anschlüsse zum Testen vorgesehen sein, um die verschie­ denen internen Schaltkreise zur Spannungserzeugung in einem Wafer-Stadium zu testen.

Aufgrund der begrenzten Anzahl von verfügbaren Außenanschlüs­ sen ist es in der Regel nicht möglich, solche internen Test­ signalanschlüsse mit externen Leitungen zu verbinden, wenn das integrierte Schaltkreisbauelement gepackt ist. Folglich können Anschlüsse für das Anlegen von Testsignalen oder das Überwachen von Signalen möglicherweise nicht mit Außenan­ schlüssen des gepackten Bauelementes verbunden werden.

Aufgabe der Erfindung ist es, ein gepacktes integriertes Schaltkreisbauelement und ein Betriebsverfahren für dieses bereitzustellen, die das Testen interner Funktionen über ex­ terne Signalleitungen ermöglichen.

Diese Aufgabe wird durch ein integriertes Schaltkreisbauele­ ment gemäß Anspruch 1 und ein Verfahren zum Betrieb eines ge­ packten, integrierten Schaltkreisbauelementes gemäß Anspruch 12 gelöst.

Erfindungsgemäß ist eine externe Signalleitung eines gepack­ ten, integrierten Schaltkreisbauelementes mit einem inte­ grierten Schaltkreis-Chip verbunden, der einen betriebsartse­ lektiven Signalerzeugungsschaltkreis enthält, der dahingehend arbeitet, daß er entweder auf ein externes Signal hin, das an die externe Signalleitung angelegt wird, oder auf ein inter­ nes Signal hin, das mittels eines Signalerzeugungs-Schalt­ kreises auf dem Chip erzeugt wird, ein Signal erzeugt.

In Ausgestaltung der Erfindung wird ein Lesefreigabesignal für einen Speicherleseverstärker entweder aufgrund eines ex­ ternen Signales, das an eine externe Leitung angelegt wird, oder aufgrund eines internen Lesefreigabe-Steuersignals er­ zeugt, das auf dem Chip generiert wird.

In einer weiteren Ausgestaltung der Erfindung wird eine Refe­ renzspannung aufgrund eines externen Signals, das an eine ex­ terne Leitung angelegt wird, oder eine intern generierte Re­ ferenzspannung erzeugt.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus den Unteransprüchen.

Eine vorteilhafte Ausführungsform der Erfindung ist in den Zeichnungen dargestellt und wird nachfolgend beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild eines beispielhaften integrierten Speicher-Schaltkreisbauelementes,

Fig. 2 ein Blockschaltbild zur Veranschaulichung von Bitlei­ tungen, Leseverstärkern und anderen Schaltkreisen des integrierten Speicher-Schaltkreisbauelementes von Fig. 1,

Fig. 3 ein Diagramm, das Erzeugung und Verstärkung von Bit­ leitungs-Spannungen veranschaulicht,

Fig. 4 ein Blockschaltbild eines erfindungsgemäßen inte­ grierten Schaltkreisbauelementes,

Fig. 5 ein Blockschaltbild eines betriebsartselektiven Sig­ nalerzeugungsschaltkreises von Fig. 4,

Fig. 6 ein Blockschaltbild eines Testsignalerzeugungsschalt­ kreises von Fig. 5,

Fig. 7 ein Blockschaltbild eines Torsteuerschaltkreises von Fig. 5,

Fig. 8 ein Blockschaltbild eines Betriebsart-Steuersignaler­ zeugungsschaltkreises von Fig. 4,

Fig. 9 ein Blockschaltbild eines betriebsartselektiven Sig­ nalerzeugungsschaltkreises von Fig. 4, und

Fig. 10 und 11 Blockschaltbilder von erfindungsgemäßen betriebsart­ selektiven Schaltkreisen zum Erzeugen von Referenz­ spannungen.

In den Figuren bezeichnen gleiche Bezugszeichen durchgehend funktionell gleiche Elemente. Jedes dargestellte und be­ schriebene Ausführungsbeispiel umfaßt auch die Ausführungs­ form in komplementärer Logik.

In Fig. 1 ist ein Blockschaltbild eines integrierten Spei­ cherschaltkreisbauelementes 100 dargestellt. Darin enthält ein Speicherblock 11 eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind. Eine Steuertakteinheit 12 stellt in Abhängigkeit von einem Zeilenadressen-Abtastsignal /RAS, einem Spaltenadressen-Abtastsignal /CAS und einem Schreibfreigabesignal /WE, welche von außerhalb des Speicher­ bauelementes 100 zugeführt werden, Signale zum Steuern von Schaltkreisen in dem Halbleiterspeicherbauelement bereit. Ein Zeilenadressenpuffer 13 erzeugt Zeilenadressen RA0 bis RA(n-1), indem er zugeführte Adressen A0 bis A(n-1) puffert, die von einer Zeilenadressierstufe, d. h. einer Stufe, in der das Signal /RAS erzeugt wird, generiert werden. Ein Spaltenadres­ senpuffer 14 erzeugt Spaltenadressen CA0 bis CA(n-1), indem er Adressen A0 bis A(n-1) puffert, welche von einer Spalten­ adressierstufe, d. h. einer Stufe, in der das Signal /CAS er­ zeugt wird, zugeführt werden. Ein Zeilen-Decoder 15 wählt die Zeile des Speicherblockes 11 basierend auf den Zeilenadressen RA0 bis RA(n-1) aus, die von dem Zeilenadressenpuffer 13 be­ reitgestellt werden, und ein Spalten-Decoder 16 wählt die Spalten des Speicherfelders 11 basierend auf den Spalten­ adressen CA0 bis CA(n-1) aus, die von dem Spaltenadressenpuf­ fer 14 bereitgestellt werden. Auf diese Weise kann eine be­ stimmte Speicherzelle von dem Zeilen-Decoder 15 und dem Spal­ ten-Decoder 16 in dem Speicherblock 11 ausgewählt werden.

Wenn sich das Halbleiterspeicherbauelement in einem Schreib-Mo­ dus befindet, d. h. wenn das Zeilenadressen-Abtastsignal /RAS, das Spaltenadressen-Abtastsignal /CAS und das Schreib­ freigabesignal /WE auf niedrigem Logikpegel liegen, puffert ein Dateneingabepuffer 17 Eingabedaten DIN und überträgt die Eingabedaten DIN zu einem Leseverstärker 18, der die Eingabe­ daten DIN abtastet, verstärkt und sie in einer ausgewählten Speicherzelle abspeichert. Wenn sich das Halbleiterspeicher­ bauelement in einem Lese-Modus befindet, d. h. wenn die Sig­ nale /RAS und /CAS auf niedrigem Logikpegel liegen und das Signal /WE auf hohem Logikpegel liegt, tastet der Lese-Ver­ stärker 18 Daten aus einer ausgewählten Speicher-Zelle ab, verstärkt sie und übermittelt die Daten zu einem Datenausga­ bepuffer 19, der die Daten aus dem Speicherbauelement 100 ausgibt.

Ein interner Spannungserzeugungsschaltkreis 20 empfängt eine Versorgungsspannung VCC und eine Massespannung VSS und gene­ riert eine Referenzspannung VDC. Obgleich stellvertretend le­ diglich ein interner Spannungserzeugungsschaltkreis 20 darge­ stellt ist, versteht es sich, daß Speicherbauelemente, wie das Bauelement 100, diverse Arten von internen Spannungser­ zeugungsschaltkreisen enthalten können, die diverse interne Spannungen erzeugen, wie z. B. Generatoren für eine Sperrvor­ spannung (VBB) und dergleichen.

Gemäß Fig. 2 werden, wenn eine Wortleitung WL mittels der Zeilenadressen RA0 bis RA(n-1) aktiviert wird, welche von dem Zeilenadressenpuffer 13 aus Fig. 1 abgegeben werden, die Da­ ten der Speicherzelle MC, die mit der ausgewählten Wortlei­ tung WL verbunden ist, zur Bitleitung BL übertragen. Zu die­ sem Zeitpunkt steht eine komplementäre Bitleitung /BL unter einer bestimmten Vorladungs-Spannung VREF. Eine Differenz zwischen der Spannung der auf der Bitleitung BL übertragenen Daten und der Vorladungs-Spannung VREF wird mittels eines Le­ se-Verstärkers 21 abgetastet und verstärkt. Der Lese-Verstär­ ker 21 beginnt auf ein Lese-Freigabesignal SEN hin.

Wie in Fig. 3 dargestellt, sind die Bitleitung BL und die komplementäre Bitleitung /BL in einem Bereich a auf eine Vor­ ladungs-Spannung VREF vorgespannt, bevor die Wortleitung ak­ tiviert wird. Die Daten der Speicherzelle MC werden durch Ak­ tivieren der Wortleitung WL in einem Bereich b zu der Bitlei­ tung BL übertragen. Durch Ladungsaufteilung im Abschnitt b wird eine Spannungsdifferenz α zwischen der Bitleitung BL und der komplementären Bitleitung /BL hervorgerufen. Der Le­ se-Verstärker 21 wird in einem Bereich c betrieben. In Reak­ tion auf das Lesefreigabesignal SEN zu einem Zeitpunkt t wird die Spannungsdifferenz α zwischen der Bitleitung BL und der komplementären Bitleitung /BL abgetastet und auf eine Span­ nungsdifferenz β im Bereich c verstärkt. Wenn eine bestimmte Spaltenauswahlleitung CSL aus Fig. 2 über die Spaltenadressen CA0 bis CA(n-1) aktiviert wird, welche von einem Spalten­ adressenpuffer 14, wie ihn Fig. 1 gezeigt, ausgegeben werden, so werden die Daten des Bitleitungspaares BL und /BL zu Ein­ gangs- und Ausgangsleitungen IO und /IO mittels Übertra­ gungstransistoren 22 und 23 übertragen.

In Fig. 4 sind Teile eines erfindungsgemäßen, gepackten bzw. verkapselten integrierten Schaltkreisbauelementes 400 darge­ stellt. Ein leitender Anschluß 32 auf einem integrierten Schaltkreis-Chip 410 ist mit einer extern zugänglichen Sig­ nalleitung 31 des verkapselten Bauteiles 400 elektrisch ver­ bunden und empfängt ein Testsignal DQM, welches an die Sig­ nalleitung 31 angelegt wird. Ein betriebsartselektiver Sig­ nalerzeugungsschaltkreis 34 erzeugt ein Signal PSE, z. B. ein Steuersignal wie das Lesefreigabesignal SEN von Fig. 2, ent­ sprechend dem Zustand eines Betriebsmodus-Steuersignales PSECON, entweder in Reaktion auf ein internes Lesefreigabe-Steu­ ersignal PXRC (ein Signal, das dazu dient, das Lesen ei­ ner Bitleitung in dem Speicherbauteil 400 zu bewirken) oder auf das externe Testsignal DQM. Wenn sich das Bauelement 400 in einem Testbetriebsmodus befindet, erzeugt der betriebsart­ selektive Signalerzeugungsschaltkreis 34 das Signal PSE auf das Testsignal DQM hin, welches über den leitenden Anschluß 32 zugeführt wird.

Fig. 5 zeigt den Signalerzeugungsschaltkreis 34. Dieser ent­ hält einen Testsignalerzeugungsschaltkreis 41 und einen Tor­ steuerschaltkreis 42. Der Testsignalerzeugungsschaltkreis 41 spricht auf ein Betriebsart-Steuersignal PSECON an, welches anzeigt, ob das Bauelement 400 sich in einem Normalbetriebs- oder einem Testmodus befindet. Der Testsignalerzeugungs­ schaltkreis 41 generiert auf das externe Testsignal DQM und/oder ein Testsignal ASDQM hin, welches an einem internen Anschluß 35 angelegt wird, ein Ausgangssignal PSEC, typi­ scherweise für das Testen in einem Wafer-Stadium.

Fig. 6 zeigt den Testsignalerzeugungsschaltkreis 41. Darin generiert, wenn das Testsignal DQM in den hohen Logikpegel übergeht, ein erstes NAND-Logikgatter 51 ein Ausgangssignal N52 auf niedrigem Logikpegel. Wenn sich das Ausgangssignal N52 auf niedrigem Logikpegel befindet, geht das Ausgangs­ signal PSEC, welches von einem zweiten NAND-Logikgatter 55 erzeugt wird, auf hohen Logikpegel über. Vorzugsweise enthält der Testsignalerzeugungsschaltkreis 41 des weiteren einen in­ ternen Anschluß 35. Der interne Anschluß 35 empfängt in einem Wafer-Stadium ein Hilfs-Testsignal ASDQM. Ein Puffer 53 puf­ fert das Hilfs-Testsignal ASDQM, welches an den internen An­ schluß 35 angelegt wird.

Wenn das Hilfs-Testsignal ASDQM auf hohem Logikpegel liegt, geht ein Ausgangssignal N54 des Puffers 53 in den niedrigen Logikpegel über. Das zweite NAND-Logikgatter 55 führt mit dem Ausgangssignal N52 und dem Ausgangssignal N54 die logische NAND-Operation durch, wobei das Ausgangssignal PSEC generiert wird. Deshalb geht das Ausgangssignal PSEC unabhängig vom Lo­ gikzustand des Ausgangssignales N52 in den hohen Logik-Zu­ stand über. Folglich ist es möglich, das Ausgangssignal PSEC mittels des Hilfs-Testsignals ASDQM auf dem internen Anschluß 35 zu steuern.

Der Testsignalerzeugungsschaltkreis 41 enthält des weiteren einen Vorspannungs-Transistor 57, vorzugsweise einen NMOS-Tran­ sistor, an dessen Gate-Anschluß eine Versorgungsspannung VCC angelegt ist, dessen Source-Anschluß an eine Masse-Span­ nung VSS angelegt ist und dessen Drain-Anschluß an einen Ein­ gang N58 des Pufferspeichers angelegt ist. Der NMOS-Transistor 57 hat vorzugsweise eine geringe Leitfähigkeit, so daß der Logikzustand des Eingangs N58 für den Pufferteil 53 durch das Hilfs-Testsignal ASDQM bestimmt wird, falls dieses anliegt. Wird jedoch an den internen Anschluß 35 kein Signal angelegt, so nimmt der Logikzustand des Eingangs N58 des Pufferspei­ chers 53 die Massespannung VSS an.

In Fig. 7 ist der Torsteuerschaltkreis 42 dargestellt. Dieser erzeugt, wenn sich das Betriebsart-Steuersignal PSECON im ho­ hen Logikzustand befindet, was dem Testmodus entspricht, auf das Ausgangssignal PSEC hin das Lesefreigabesignal PSE. Folg­ lich wird im Testbetriebsmodus das Ausgangssignal PSE entwe­ der auf das externe Testsignal oder das Testsignal ASDQM im Wafer-Stadium hin generiert. Umgekehrt wird, wenn sich das Bauelement im Normalbetriebsmodus befindet, d. h. wenn das Signal PSECON auf dem niedrigen Logikpegel liegt, das Aus­ gangssignal PSE auf das interne Lesefreigabe-Steuersignal PXRC hin erzeugt. Ein erster Teil-Schaltkreis 61 des Torsteu­ erschaltkreises 42 führt eine Torsteuerung des internen Lese­ freigabe-Steuersignals PXRC mit dem Betriebsart-Steuersignal PSECON aus, um ein erstes Ausgangssignal N62 zu erzeugen. Ein zweiter Teil-Schaltkreis 62 des Torsteuerschaltkreises 42 führt eine Torsteuerung des Ausgangssignals PSEC mit dem Be­ triebsart-Steuersignal PSECON aus, um ein zweites Ausgangs­ signal N64 zu erzeugen. Die Ausgangssignale N62, N64 werden dann in einem ODER-Gatter 56 logisch miteinander verknüpft, um das Lesefreigabesignal PSE zu erzeugen.

Wenn das Lesefreigabesignal PSE den Lese-Verstärker 21 aus Fig. 2 ansteuert, beginnt der Lese-Verstärker 21 auf das An­ legen des Lesefreigabe-Steuersignals PXRC im Normalbetriebs­ modus hin eine Bitleitungsspannung abzutasten. Im Testbe­ triebsmodus beginnt hingegen der Lese-Verstärker auf das An­ liegen des Testsignales DQM hin, welches über die externe Signalleitung 31 zugeführt wird, oder des Hilfs-Testsignals ASDQM hin, welches über den leitenden Anschluß 35 zugeführt wird, eine Bitleitungsspannung abzutasten.

Wie in Fig. 4 dargestellt, enthält das Bauelement 400 des weiteren einen Betriebsart-Steuersignalerzeugungsschaltkreis 36, der das Betriebsart-Steuersignal PSECON generiert. Fig. 8 zeigt eine mögliche Ausführungsform dieses Schaltkreises 36, wonach dieser zum Erzeugen des Betriebsmodus-Steuersignales einen ersten Teil-Schaltkreis 71 enthält, der ein Ausgangs­ signal RECON erzeugt, welches durch einen invertierenden Zwi­ schenspeicher-Schaltkreis 73 zwischengespeichert wird. Der Teil-Schaltkreis 71 umfaßt einen Pull-up-Transistor 71a und ein Transfer-Gate 71b. Der Pull-up-Transistor 51a zieht das Steuerantwortsignal RECON auf eine Versorgungsspannung VCC in Reaktion auf ein Rücksetz-Signal MRSET, welches vorzugsweise einen Puls darstellt, dem der hohe Logikpegel zugewiesen ist, wenn das Bauelement in den Normalbetriebsmodus gesteuert wird. Nimmt das Rücksetz-Signal MRSET den hohen Logikpegel an, so geht ein Ausgangssignal 71d eines Inverters 71c in den niedrigen Logikpegel über, wobei der Pull-up-Transistor 71a leitend geschaltet wird und das Ausgangssignal RECON in den Bereich der Versorgungsspannung VCC gesteuert wird. Das Be­ triebsart-Steuersignal PSECON wird auf dem Inversen des Wer­ tes von RECON zwischengespeichert, wenn das Rücksetz-Signal MRSET wieder auf den niedrigen Logikpegel zurückgeführt wird. Entsprechend liegt im Normalbetriebsmodus das Ausgangssignal RECON auf dem hohen Logikpegel.

Das normale Rücksetz-Signal MRSET, welches in einer logisch hohen Phase erzeugt wird, unterdrückt interne Signale, die mit dem Testbetriebsmodus in Beziehung stehen, wenn ein Be­ triebsart-Registereinstellbefehl (MRS) in dem Normalbetriebs­ modus vorliegt. Das Transfer-Gate 71b überträgt ein Adressen­ signal MRAiB auf das Setzen eines Signals MRSTEST auf hohen Logikpegel hin, um so das Ausgangssignal RECON auf den Wert des Adressensignals MRAiB zu setzen. Weil das Test-Rücksetz­ signal MRSTEST vorzugsweise einen Puls darstellt, der beim Beginn des Testbetriebsmodus auf hohen Pegel gesetzt wird, wird das Betriebsmodus-Steuersignal PSECON zum Zeitpunkt des MRSTEST-Signals auf dem Inversen des Wertes des Adressensig­ nals MRAiB zwischengespeichert.

Die Fig. 9 zeigt einen Schaltkreis 33, der dazu dient, den Einfluß des Testsignales DQM während des Testbetriebes zu un­ terbinden. Wie oben erwähnt, hat das Steuersignal PSECON im Testbetriebsmodus den hohen Logikpegel. Dann ist das Signal an einem Ausgang N82 eines NOR-Gatters 81 auf niedrigem Lo­ gikpegel unabhängig vom Logikzustand des Testsignals DQM. Ein Transfer-Gate 83 wird mit der ansteigenden Flanke eines in­ ternen Taktsignals PCLK leitend geschaltet. Demgemäß wird das Ausgangssignal N82 des NOR-Gatters 81 invertiert und in einem Zwischenspeicherteil 85 auf hohem Pegel zwischengespeichert. Ein Transfer-Gate 87 wird an der ansteigenden Flanke des in­ ternen Taktsignals PCLK leitend geschaltet. Zu diesem Zeit­ punkt wird ein Ausgangssignal N86 des Zwischenspeicherteils einem Inverter 89 zugeführt. Das Ausgangssignal MASIG vom In­ verter 89 liegt unabhängig vom Logikzustand des Testsignales DQM im Testbetriebsmodus auf niedrigem Pegel. Im Normalbe­ triebsmodus liegt das Steuersignal PSECON auf niedrigem Pe­ gel, und das Signal MASIG spricht auf das Testsignal DQM hin an.

In Fig. 10 ist ein anderes Ausführungsbeispiel eines verkap­ selten integrierten Schaltkreisbauelementes 1000 dargestellt. Es enthält einen Chip 1010 mit einem Schaltkreis 1004 zum Er­ zeugen eines internen Referenzsignales. In dem verkapselten Bauelement 1000 ist ein Anschluß 1002 mit einer externen Sig­ nalleitung 1001 für Signale verbunden. Ein Hauptsignalerzeu­ gungsschaltkreis 1003 wird in Reaktion auf ein Testsignal DQM2 gesteuert, welches in einem Normalbetriebsmodus über den Anschluß 1002 zugeführt wird. In einer Betriebsart für interne Spannung stellt der Referenzsignalerzeugungsschaltkreis 1004 ein Referenz-Signal VDC bereit, das beispielsweise als Sperr­ spannung oder Aufwärts-Spannung dienen kann. In einer Be­ triebsart für externe Spannung wird ein Testsignal DQM2, das über den externen Verbindungsanschluß 1002 angelegt wird, als Referenzsignal VDC verwendet.

In der Betriebsart für externe Spannung wird ein Transfer-Gate 1005 leitend geschaltet, wenn ein Steuersignal MRSDC auf hohem Pegel liegt, wodurch der Anschluß 1002 elektrisch mit dem Ausgang des Referenzsignalerzeugungsschaltkreises 1004 verbunden wird. Wenn das Steuersignal MRSDC auf dem hohen Lo­ gikpegel liegt, wird der PMOS-Transistor 1006 sperrend ge­ schaltet, so daß der Signalerzeugungsschaltkreis 1003 deakti­ viert wird. Dann wird ein NMOS-Transistor 1007 leitend ge­ schaltet, und das Ausgangssignal MASIG2 nimmt den niedrigen Pegel an. In der internen Spannungsbetriebsart geht das Steu­ ersignal MRSDC auf den niedrigen Pegel über, wodurch das Transfer-Gate 1005 sperrend geschaltet, der PMOS-Transistor 1006 leitend gestaltet und der NMOS-Transistor 1007 sperrend geschaltet werden. Der Hauptsignalerzeugungsschaltkreis 1003 generiert das Hauptsignal MASIG2 in Reaktion auf das Testsig­ nal DQM2.

Vorzugsweise umfaßt der Chip 1010 des weiteren einen Anschluß 1009, an den eine Referenzspannung VDC direkt angelegt werden kann. Vorzugsweise ist das Transfer-Gate 1005 so ausgelegt, daß es einen hohen Leitfähigkeitswert hat, um auf diese Weise den Einfluß einer Spannung, welche von dem Referenzsignaler­ zeugungsschaltkreis 1004 in der externen Spannungsbetriebsart generiert wird, zu verringern.

Fig. 11 zeigt ein weiteres Ausführungsbeispiel eines inte­ grierten Schaltkreisbauelementes 1100, das eine Modifikation des Bauelementes 1000 von Fig. 10 darstellt. Das Bauelement 1100 unterscheidet sich von dem Bauelement 1000 der Fig. 10 darin, daß ein Pull-up-Transistor 1008 zwischen den Schalt­ kreis 1004a zum Erzeugen des Referenzsignales und die Span­ nungsversorgung VCC geschaltet ist. Wird demnach in der ex­ ternen Spannungsbetriebsart ein zweites angewandtes Steuer­ signal MRF, das an den Gate-Anschluß des Transistors 1008 an­ gelegt wird, auf hohen Pegel gelegt, so wird der Pull-up-Tran­ sistor 1008 sperrend geschaltet und der Referenzsignaler­ zeugungsschaltkreis 1004a deaktiviert. Auf diese Weise wird der Einfluß der von dem Referenzsignalerzeugungsschaltkreis 1004a erzeugten Spannung in der externen Spannungsbetriebsart unterbunden.

Claims (15)

1. Integriertes Schaltkreisbauelement mit

• - einer Packung,
• - einer extern zugänglichen Signalleitung (31), die an der Packung angebracht ist, und
• - einem integrierten Schaltkreis-Chip (410), der in der Pac­ kung aufgenommen und mit der Signalleitung (31) verbunden ist, dadurch gekennzeichnet, daß
• - der integrierte Schaltkreis-Chip (410) einen betriebsart­ selektiven Signalerzeugungsschaltkreis (34) enthält, der zum Empfangen eines Betriebsart-Steuersignals (PSECON) und eines internen Signals (PXRC) ausgelegt ist und mit der extern zugänglichen Signalleitung (31) verbunden ist und dazu dient, basierend auf dem Betriebsart-Steuersignal (PSECON) in Reaktion auf das interne Signal (PXRC) oder ein externes Signal (DQM), welches an die externe Signal­ leitung (31) angelegt wird, ein Ausgangssignal zu generie­ ren.

2. Integriertes Schaltkreisbauelement nach Anspruch 1, da­ durch gekennzeichnet, daß

• - der integrierte Schaltkreis-Chip (410) des weiteren einen Speicher-Schaltkreis (100) umfaßt, der einen Leseverstär­ ker (21) enthält, der eine Bitleitungsspannung in Reaktion auf ein Lesefreigabesignal (PSE, SEN) erfaßt,
• - das interne Signal ein Lesefreigabe-Steuersignal (PXRC) umfaßt, das eine Zeitsteuerung aufweist, die dazu dient, eine Bitleitungsspannung in einem Speicherzyklus des Spei­ cher-Schaltkreises (100) abzutasten, und
• - der betriebsartselektive Signalerzeugungsschaltkreis (34) dazu dient, entsprechend dem Betriebsart-Steuersignal (PSECON) das Lesefreigabesignal (PSE, SEN) in Reaktion auf das Lesefreigabe-Steuersignal (PXRC) oder das externe Sig­ nal (DQM) zu erzeugen.

3. Integriertes Schaltkreisbauelement nach Anspruch 2, da­ durch gekennzeichnet, daß der betriebsartselektive Signaler­ zeugungsschaltkreis (34) dazu dient, das Lesefreigabesignal (PSE) in Reaktion auf das Lesefreigabe-Steuersignal (PXRC) zu erzeugen, wenn sich das Betriebsart-Steuersignal (PSECON) in einem ersten Logikzustand befindet, und das Lesefreigabesig­ nal (PSE) in Reaktion auf das externe Signal (DQM) zu erzeu­ gen, wenn sich das Betriebsart-Steuersignal (PSECON) in einem zweiten Logikzustand befindet.

4. Integriertes Schaltkreisbauelement nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß

• - der Chip des weiteren einen leitenden Anschlußkontakt (32, 35) aufweist, der mit dem betriebsartselektiven Signaler­ zeugungsschaltkreis (34) elektrisch verbunden ist, und
• - der betriebsartselektive Signalerzeugungsschaltkreis (34) dazu dient, entsprechend dem Betriebsart-Steuersignal (PSECON) das Lesefreigabesignal (PSE) in Reaktion auf das Lesefreigabe-Steuersignal (PXRC) oder ein Signal (DQM), das an den Anschluß (32, 35) angelegt wird, zu erzeugen.

5. Integriertes Schaltkreisbauelement nach einem der An­ sprüche 1 bis 4, dadurch gekennzeichnet, daß der betriebsart­ selektive Signalerzeugungsschaltkreis (34) folgende Elemente aufweist:

• - einen Schaltkreis zum Erzeugen eines selektiven Testsigna­ les, der mit der extern zugänglichen Signalleitung (31) und dem leitenden Anschluß (32) verbunden ist und dazu dient, ein Testsignal in Reaktion auf ein externes Signal, welches an die extern zugängliche Signalleitung (31) ange­ legt wird, oder auf ein Signal, das an den leitenden An­ schluß angelegt wird, zu erzeugen, und
• - einen Torsteuerschaltkreis, der so ausgebildet ist, daß er das Testsignal (ASDQM, DQM), das Lesefreigabe-Steuersignal (PXRC) und das Betriebsart-Steuersignal (PSECON) empfängt und dazu dient, entsprechend dem Betriebsart-Steuersignal (PSECON) das Lesefreigabesignal (PSE) in Reaktion auf das Testsignal (ASDQM, DQM) oder das Lesefreigabe-Steuersignal (PXRC) zu erzeugen.

6. Integriertes Schaltkreisbauelement nach einem der An­ sprüche 1 bis 5, dadurch gekennzeichnet, daß der Schaltkreis (34) zum Erzeugen eines selektiven Testsignals folgende Ele­ mente enthält:

• - ein erstes NAND-Gatter (51), welches das Betriebsart-Steu­ ersignal (PSECON) und das externe Signal (DQM) an Ein­ gängen desselben empfängt und daraus ein Ausgangssignal (N52) an einem Ausgang des ersten NAND-Gatters (51) gene­ riert,
• - ein zweites NAND-Gatter (55), das mit einem ersten Eingang an den Ausgang des ersten NAND-Gatters (51) angeschlossen ist,
• - einen Pull-down-Transistor (57), der zwischen den leiten­ den Anschluß (35) und einer Signal-Masse geschaltet ist, und
• - einen Inverter (53), der mit einem Eingang an den leiten­ den Anschluß (35) angeschlossen ist und mit einem Ausgang an einem zweiten Eingang des zweiten NAND-Gatters (55) an­ geschlossen ist, wobei das zweite NAND-Gatters (55) das Testsignal (PSEC) an einem Ausgang desselben bereitstellt.

7. Intergriertes Schaltkreisbauelement nach einem der An­ sprüche 1 bis 6, dadurch gekennzeichnet, daß der Chip (410) des weiteren einen Schaltkreis (36) zum Erzeugen eines Be­ triebsart-Steuersignales enthält, der dazu dient, das Be­ triebsart-Steuersignal (PSECON) zu erzeugen.

8. Integriertes Schaltkreisbauelement nach Anspruch 7, da­ durch gekennzeichnet, daß der Schaltkreis (36) zum Erzeugen eines Betriebsart-Steuersignales einen Schaltkreis (71 und 73) zum Zwischenspeichern des Steuersignales (PSECON) umfaßt, der so ausgelegt ist, daß er ein Rücksetz-Signal (MRSET), ein Test-Rücksetzsignal (MRSTEST) und ein Adressensignal (MRAiB) empfängt, wobei der Schaltkreis (71 und 73) zum Zwischenspei­ chern des Betriebsart-Steuersignales dazu dient, das Be­ triebsart-Steuersignal (PSECON) in Reaktion auf das Rücksetz-Sig­ nal (MRSET) in den ersten Zustand zurückzusetzen und das Betriebsart-Steuersignal (PSECON) auf einem Wert zwischenzu­ speichern, der vom Wert des Adressensignals abhängt, wenn das Test-Rücksetzsignal (MRSTEST) anliegt.

9. Integriertes Schaltkreisbauelement nach Anspruch 8, da­ durch gekennzeichnet, daß der Schaltkreis (71 und 73) zum Zwischenspeichern des Betriebsart-Steuersignales (PSECON) folgende Elemente enthält:

• - einen Eingangsteil (71) mit einem Ausgangsknoten, einem Pull-up-Transistor (71a), der mit einem ersten und zweiten gesteuerten Anschluß zwischen den Ausgangsknoten und einen Spannungsversorgungsbus geschaltet ist und einen an das Rücksetz-Signal angekoppelten Steuer-Anschluß aufweist, und mit einem Transfer-Gate (71b), welches das Adressensi­ gnal mit dem Ausgangsknoten verbindet und einen ersten so­ wie einen zweiten komplementären Steueranschluß aufweist, die an das Test-Rücksetzsignal (MRSTEST) gekoppelt sind, und
• - einen Zwischenspeicherteil (73), der mit dem Ausgangskno­ ten des Eingangsteils (71) verbunden ist, wobei der Zwi­ schenspeicherteil (73) das Betriebsart-Steuersignal (PSECON) an seinem Ausgang bereitstellt.

10. Integriertes Schaltkreisbauelement nach einem der An­ sprüche 1 bis 9, dadurch gekennzeichnet, daß das interne Sig­ nal ein intern erzeugtes Referenzsignal (VDC) umfaßt, das an einem Referenzsignalbus bereitgestellt wird, und der be­ triebsartselektive Signalerzeugungsschaltkreis (1004) ein Transfer-Gate (1005) enthält, das die extern zugängliche Sig­ nalleitung (1001) mit dem Signalleitungsbus verbindet, um ei­ ne Spannung, die an die extern zugängliche Signalleitung an­ gelegt wird, in Reaktion auf das Betriebsart-Steuersignal (MRSDC) an den Referenzspannungsknoten anzulegen.

11. Integriertes Schaltkreisbauelement nach Anspruch 10, dadurch gekennzeichnet, daß der Chip des weiteren einen Schaltkreis (1004a) zum Erzeugen einer Referenzspannung um­ faßt, der dazu dient, in Reaktion auf ein Steuersignal das intern erzeugte Referenzsignal zu erzeugen und von einem Steuersignalbus eine Versorgungsspannung zu empfangen.

12. Verfahren zum Betrieb eines gepakten integrierten Schaltkreisbauelementes, das einen integrierten Schaltkreis-Chip umfaßt, der einen betriebsartselektiven Signalerzeu­ gungsschaltkreis (34) enthält, der zum Empfangen eines Be­ triebsart-Steuersignals und eines internen Signals ausgelegt ist und mit einer extern zugänglichen Signalleitung (31) ver­ bunden ist, wobei der betriebsartselektive Signalerzeugungs­ schaltkreis dazu dient, entsprechend dem Betriebsart-Steuer­ signal (PSECON) ein Ausgangssignal in Reaktion auf das inter­ ne Signal (PXRC) oder ein externes Signal (DQM), welches an die extern zugängliche Signalleitung (31) angelegt wird, zu generieren, gekennzeichnet durch folgende Schritte:

• - Wechseln des Betriebsart-Steuersignales (PSECON) von einem ersten Zustand in einen zweiten Zustand und
• - in Reaktion darauf Erzeugen eines Ausgangssignales mit dem betriebsartselektiven Signalerzeugungsschaltkreis (34) in Abhängigkeit von einem externen Signal (DQM), das an die extern zugängliche Signalleitung (31) angelegt wird.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß dem Schritt des Erzeugens eines Ausgangssignales die Schritte des Wechselns des Betriebsart-Steuersignales (PSECON) und in Reaktion darauf des Erzeugens eines Ausgangssignales mit dem betriebsartselektiven Signalerzeugungsschaltkreis (34) in Ab­ hängigkeit von dem internen Signal folgen.

14. Verfahren, nach Anspruch 12 oder 13, wobei der inte­ grierte Schaltkreis-Chip einen Speicherschaltkreis enthält, der eine Bitleitung aufweist, die an einen Lese-Verstärker gekoppelt ist, dadurch gekennzeichnet, daß dem Schritt des Erzeugens eines Ausgangssignales ein Schritt des Anlegens des Ausgangssignales (SEN, PSE) an den Lese-Verstärker (21) folgt, um das Abtasten einer Spannung auf der Bitleitung aus­ zulösen.

15. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß das interne Signal ein internes Referenz­ signal (VDC) umfaßt, welches auf dem integrierten Schalt­ kreis-Chip erzeugt wird, wobei der betriebsartselektive Sig­ nalerzeugungsschaltkreis dazu dient, einen Signalbus mit dem internen Referenzsignal oder einem externen Referenzsignal (DQM2) zu treiben, das an die extern zugängliche Signallei­ tung gelegt wird, und wobei der Schritt des Erzeugens eines Ausgangssignals den Schritt des Übertragens eines externen Referenzsignales (DQM2), welches an die extern zugängliche Signalleitung angelegt wird, zu dem integrierten Schaltkreis-Chip (1110) umfaßt.