JP2002221555A - 集積回路および該集積回路のテスト方法 - Google Patents

集積回路および該集積回路のテスト方法

Info

Publication number
JP2002221555A
JP2002221555A JP2001319485A JP2001319485A JP2002221555A JP 2002221555 A JP2002221555 A JP 2002221555A JP 2001319485 A JP2001319485 A JP 2001319485A JP 2001319485 A JP2001319485 A JP 2001319485A JP 2002221555 A JP2002221555 A JP 2002221555A
Authority
JP
Japan
Prior art keywords
data
integrated circuit
test
signal
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001319485A
Other languages
English (en)
Other versions
JP3588075B2 (ja
Inventor
Stefan Dietrich
ディートリッヒ シュテファン
Patrick Heyne
ハイネ パトリック
Thilo Marx
マルクス ティロ
Sabine Schoeniger
シェーニガー ザビーネ
Michael Sommer
ゾンマー ミヒャエル
Thomas Hein
ハイン トーマス
Michael Markert
マーケルト ミヒャエル
Torsten Partsch
パルチュ トルステン
Peter Schroegmeier
シュレークマイアー ペーター
Christian Weis
ヴァイス クリスティアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2002221555A publication Critical patent/JP2002221555A/ja
Application granted granted Critical
Publication of JP3588075B2 publication Critical patent/JP3588075B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/003—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation in serial memories

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】 【課題】 規格に合致しごく僅かなコストで集積回路を
テストできるように構成し、また、外部での手間をほと
んどかけずにそのような回路を多数、テストできるよう
にする。 【解決手段】 テストモード中に複数の集積回路が相反
して駆動されてしまうのを避けるため、いずれにせよす
でに自動テスト装置のチャネルと接続されている入力端
子１０が回路手段３０と接続される。そしてこの回路手
段３０により、入力端子１０に供給される制御信号に依
存して出力ドライバを遮断することができる。回路手段
３０はデマルチプレクサ３１とマルチプレクサ３２を有
している。デマルチプレクサは、テスト制御信号ＴＭＣ
ＯＭＰのほかに付加的に生成されるテスト制御信号ＴＭ
ＲＤＩＳによって制御可能である。入力端子１０はテス
トモード中、いずれにせよテスタチャネルと接続されて
いるので、付加的な外部のコストはかからない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路ならびに
該集積回路のテスト方法に関する。集積回路はノーマル
モードとテストモードで駆動することができる。その
際、入回路手段を制御するための制御信号が力端子を介
して供給される。
【０００２】
【従来の技術】集積回路たとえば半導体メモリは製造
後、その動作機能を確実なものとするためテストされ
る。このためメモリチップが自動テスト装置によりテス
トモード状態におかれる。その際、多数のメモリチップ
がパラレルに制御されてテストされる。それらのメモリ
チップは出力側で並列に接続されている。そのため、テ
スト結果の読み出しにあたり２つのチップが共通の接続
端子を介してテスタへほぼ同時に信号を送出することが
ないよう、配慮しなければならない。それゆえこの場
合、メモリチップのうちただ１つだけをアクティブ状態
にしてテスト結果を自動テスト装置に送出させるように
し、自動テスト装置へテスト結果を送出しているその期
間中、他のメモリチップを非アクティブ状態にしなけれ
ばならない。
【０００３】今日、たとえば同期動作モードの半導体メ
モリいわゆるＳＤＲＡＭ（Synchronous Dynamic Random
Access Memory）の需要が多い。その際、ＤＤＲ ＳＤ
ＲＡＭいわゆる Double Data Rate SDRAM というのがあ
って、これは同期動作モードを制御するクロック信号の
立ち上がり縁と立ち下がり縁において情報を処理する。
ＳＤＲＡＭとＤＤＲ ＳＤＲＡＭのためのコンセプトの
回路技術的な組み替えにおける余地は限られている。そ
れというのも、この半導体メモリの外部に向けた動作機
能はたとえばＪＥＤＥＣにより統一された規格など様々
な規格を満たさなければならないからである。
【０００４】文献 JEDEC Solid State Technology Asso
ciation: Double Date Rate (DDR)SDRAM Specificatio
n, JEDEC Standard No. 79, Arlington, 6. 2000 ｉ；
１〜１５頁に記載されている半導体メモリによれば、ノ
ーマルモード中は入力側に供給可能な制御信号ＤＭに依
存して書き込みアクセスにおいてデータ入力信号パスを
オン／オフ可能である。データバス端子ＤＱ０〜ＤＱ７
に加わるデータは制御信号ＤＭが低レベルのときにメモ
リに書き込まれ、高レベルのときにはマスクされる。半
導体メモリはそのほかにデータ出力ドライバとデータ入
力信号パスを有している。この場合、モードレジスタを
介してノーマルモードとメーカ固有のテストモードとを
切り換えることができる。
【０００５】DE 199 37 320 A1 に記載された半導体メ
モリによれば、外部端子を介してテスト信号ＤＱＭが供
給される。この場合、テストモード中はそれに依存して
読み出しをイネーブルにするための信号ＰＳＥが生成さ
れる。また、ノーマルモード中は内部読み出しイネーブ
ル制御信号が生成される。
【０００６】
【発明が解決しようとする課題】本発明の課題は、冒頭
で述べた形式の集積回路において、規格に合致しごく僅
かなコストでテストできるように構成することである。
さらに本発明の課題は、外部での手間をほとんどかけず
にそのような回路を多数、テストする方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明によればこの課題
は、集積回路における機能ユニットの機能テストを実行
する第１の動作モードと、前記機能ユニットをノーマル
モードで作動させる第２の動作モードと、データ値の供
給および送出のため、前記機能ユニットおよびデータ信
号用の端子とそれぞれ結合されているデータ出力ドライ
バおよびデータ入力信号パスと、制御信号を供給するた
めの入力端子と、制御回路とが設けられており、設定さ
れた動作モードに依存して該制御回路により、ノーマル
モード中はデータ入力信号パスが前記制御信号の種々の
状態によりオン状態またはオフ状態にされ、テストモー
ド中はデータ出力ドライバが前記制御信号の種々の状態
によりオン状態またはオフ状態にされることを特徴とす
る集積回路により解決される。さらに上記の課題は、デ
ータ信号用の端子に関して複数の集積回路をパラレルに
接続し、該複数の集積回路の入力端子にそれぞれ別個に
供給される制御信号のうちの１つだけに第１の状態をと
らせ、他のすべての制御信号には共通に別の状態をとら
せることを特徴とする複数の集積回路のテスト方法によ
り解決される。
【０００８】
【発明の実施の形態】たとえばＤＤＲ ＳＤＲＡＭは制
御信号供給のため、いずれにせよ上述の入力端子を有し
ている。ＪＥＤＥＣ規格によればこの端子はＤＭパッド
と呼ばれる。これによってメモリチップのノーマルモー
ド中、書き込み方向においてデータをバイトごとにマス
クすることができる。つまりこの場合、ＤＭパッドに加
わる制御信号が所定の状態たとえば高レベルをとったと
き、ＤＭパッドにより影響を受けるデータバイトがブロ
ックされ、メモリチップ内部では受け取られない。この
ようにして、本発明により付加的に設けられている特徴
によれば複雑な回路を用いずにテストモード中、テスト
信号結果のパラレルな駆動を阻止することができる。
【０００９】この場合、デマルチプレクサが設けられて
おり、これは入力側でＤＭパッドと接続されている。出
力側においてデマルチプレクサはノーマルモード中、Ｄ
Ｍパッドに入力される制御信号の通常の動作機能をメモ
リチップ内の他の機能ユニットへ転送するために用いら
れる。したがってノーマルモード中、データ入力信号パ
スをＤＭパッドに入力される制御信号によってマスク可
能であり、つまり遮断可能である。テストモード中、こ
のデマルチプレクサは出力側でマルチプレクサの切換制
御入力側を制御する。これによりＤＭパッドに入力され
た信号に依存して一定のレベル値が転送されるかまた
は、メモリチップ内部で読み出し動作を制御する他のや
り方で生成された制御信号が転送されるようになる。こ
のマルチプレクサの出力側によって、メモリチップにお
けるデータ出力ドライバの１つが選択制御される。テス
トモード中にデマルチプレクサが上述の出力側に切り換
えられている場合、ＤＭパッドに入力された信号に依存
してマルチプレクサは選択的に一定のレベルまたは読み
出し制御信号に切り換えられる。１つめの事例ではデー
タ出力ドライバは遮断され、２つめの事例ではデータ出
力ドライバは読み出し制御信号に依存してトリガ可能で
ある。
【００１０】つまり全体として、自動テスト装置により
ＤＭパッドに対し制御信号を外部で形成することによ
り、チップ内部においてデータ信号端子のデータ出力ド
ライバをオン／オフできるようになる。このようにして
自動テスト装置は、ただ１つのメモリチップにおけるデ
ータ信号出力側の１つまたは複数をアクティブにし、テ
スト出力データについて問い合わせることができる。そ
の際、複数のメモリチップがパラレルに駆動されてそれ
らの出力信号が読み出し不可能になってしまうことが回
避される。本発明の格別な利点は、チップ内部でも自動
テスト装置の側でも余計なコストがほとんど必要とされ
ないことである。また、ＤＭパッドは他の理由でいずれ
にせよ自動テスト装置のチャネルと接続されている。し
たがってテストすべきチップの場合によっては用いられ
るパッドを制御するために、標準的に必要とされるテス
タチャネル以外のチャネルは不要である。これにより多
数のＤＤＲ ＳＲＡＭをパラレルに制御することがで
き、このことで自動テスト装置の利用効率ひいてはテス
トコストがかなり僅かに抑えられるようになる。
【００１１】半導体チップの様々な動作状態はアドレス
入力側を介してメモリチップへ伝えられる。ノーマルモ
ード中、アドレス入力側へメモリチップにおける１つま
たは複数のメモリセルを選択するためのアドレスが入力
される。さらにそれらのアドレス入力側は制御信号入力
のために用いられ、この制御信号はノーマルモード中は
許可されていない特別な時間窓内にたいていはデータビ
ットの特定のシーケンスを有している。その後、メモリ
チップはまずはじめにまえもって設定されていたノーマ
ルモードからＴＭＣＯＭＰと呼ばれるテストモードへと
切り替えられる。ＴＭＣＯＭＰモード中、たとえば内部
的に広範囲にわたり自動的に進行するテスト（Built-In
-Selftest）によってメモリセルフィールドにおける特
定の領域のエラー状態に関する情報が求められる。つい
でその情報はテスト装置へ出力され、それによってテス
ト装置は欠陥メモリセルまたは回路ブロックと対応する
冗長素子との置き換えを制御する。本発明によればさら
に別のテストモードが形成される。そのテストモードは
やはり、メモリチップのアドレス入力側を介して入力さ
れるまえもって取り決め可能な命令シーケンスにより設
定され、これはＴＭＲＤＩＳモードと呼ばれる。ＴＭＲ
ＤＩＳモードを指示する制御信号は第１のマルチプレク
サを制御し、それをノーマルモードまたはＴＭＣＯＭＰ
動作からＴＭＲＤＩＳ動作へと切り替え、その結果、Ｄ
Ｍパッドからマルチプレクサの制御入力側へトランスペ
アレントな信号パスが切り替えられることになる。つい
でアドレス端子を介した相応の命令入力により、ＴＭＲ
ＤＩＳモードからＴＭＣＯＭＰモードへと再び切り替え
られる。
【００１２】種々の従属請求項には本発明の別の実施形
態が示されている。それによればＤＭパッドはＪＥＤＥ
Ｃ規格に従いＤＤＲ ＳＤＲＡＭに設けるべき端子面で
あり、これはたいていボンディングワイヤを介してケー
シングの端子ピンと接触接続されているべきものであ
る。したがってＤＭパッドを外部からじかにケーシング
ピンを介して制御することができる。ＤＭパッドにより
書き込み過程においてノーマルモード中にマスク可能な
データ信号数は８ｂｉｔいわゆる１ｂｙｔｅである。マ
ルチプレクサを制御する信号は一定のレベル値に対し低
レベルを有している。読み出し動作モード信号は書き込
み過程中は低レベルであり、読み出し動作をアクティブ
にするためには高レベルである。遮断された出力ドライ
バはトライステートモードすなわち高抵抗である。
【００１３】次に、図面に示された実施例に基づき本発
明について詳しく説明する。
【００１４】
【実施例】図面に示されているＤＤＲ ＳＤＲＡＭの一
部分には、ＤＭパッド１０、複数のアドレスパッド２
０，２１，２２ならびに複数のデータ入出力パッド２
３，２４，２５が描かれている。アドレスパッドの個数
は、アドレッシングすべき個々のメモリセルの量に合わ
せられている。データ入出力側の個数をたとえば３２ｂ
ｉｔつまり４ｂｙｔｅとすることができる。ＤＭパッド
１０は、ボンディングワイヤ１１を介してケーシング１
３の端子ピン１２と接続されている。回路内部でＤＭパ
ッド１０は制御回路３０と接続されている。制御回路３
０によれば、ノーマルモード中データパット２３，２
４，２５のそれぞれ１つに割り当てられた入力信号パス
４０をマスク可能であり、他方、テストモード中はデー
タパッド２３，２４，２５と接続されたデータ出力ドラ
イバ４１を遮断可能である。
【００１５】詳しく説明すると、制御回路３０はデマル
チプレクサ３１を有している。これは入力側でＤＭパッ
ド１０と接続されている。制御信号入力側では２つの制
御信号ＴＭＣＯＭＰならびにＴＭＲＤＩＳがデマルチプ
レクサ３１へ供給される。信号ＴＭＣＯＭＰによってテ
ストモードであることが表され、信号ＴＭＲＤＩＳによ
ってテストモード中の特別な別のモードに入っているこ
とが表される。マルチプレクサ３１の第１の出力側００
はノーマルモード中、イネーブル状態にあり、データ信
号パッド２３，２４，２５と接続されたデータ入力信号
パス４０を制御する。ＤＭパッドに供給される信号の信
号状態に応じて、バイトごとにパラレルに制御されるデ
ータ入力信号パス４０をマスク可能であり、つまり遮断
可能である。マルチプレクサ３１の第２の出力側１０は
ＴＭＣＯＭＰモード中、アクティブにされる。この動作
モードに割り当てられている機能ユニットには参照符号
４２で表されており、これによりメモリセルフィールド
４３中のメモリセル４４の動作機能がテストされる。
【００１６】ビルトインセルフテストを実行するこの回
路４２のテスト結果はテスト終了時、データ出力ドライ
バ４１を介してデータ信号パッド２３，２４，２５へ転
送される。デマルチプレクサ３１の出力側０１は動作モ
ードＴＭＲＤＩＳ中、イネーブル状態にされる。これは
マルチプレクサ３２の制御入力側と接続されている。Ｄ
Ｍパッド１０に加わる制御信号に依存して、マルチプレ
クサ３２はそのポジション１またはポジション０で駆動
される。ポジション１のとき、一定のレベルたとえば
「０」が転送され、これによってデータ信号パッド２
３，２４，２５と接続された出力ドライバ４１が制御さ
れる。ポジション０のとき、読み出しモードを制御する
信号Ｒがマルチプレクサ３２の出力側へ転送される。出
力ドライバ４１はポジション１のときは遮断されてお
り、ポジション０のときは信号Ｒの状態に応じて接続ま
たは遮断される。この場合、それぞれ１ｂｙｔｅつまり
８つのデータ入力信号パス４０ならびにデータ出力ドラ
イバ４１を、デマルチプレクサ３１の出力側００もしく
はマルチプレクサ３２の出力側により制御することがで
きる。
【００１７】アドレスパッド２０，２１，２２を介して
適切な命令シーケンスが入力された後、信号ＴＭＣＯＭ
ＰならびにＴＭＲＤＩＳがチップ内部で発せられる。制
御信号ＴＭＣＯＭＰによって指示されたテストモード
は、ＤＤＲ ＳＤＲＡＭにおいて慣用のやり方で設けら
れている。動作モードＴＭＲＤＩＳおよびこの動作モー
ドを指示する制御信号ＴＭＲＤＩＳは、本発明に関連し
て新たに導入されたものである。テストモードＴＭＲＤ
ＩＳをアクティブにすることで、ＤＭパッド１０からマ
ルチプレクサ３２の制御端子へ信号パスが切り換えら
れ、その結果、自動テスト装置から端子ピン１２および
ＤＭパッド１０を介して供給される制御信号によってマ
ルチプレクサ３２を選択的にポジション１またはポジシ
ョンゼロで制御可能となる。そしてこれによりポジショ
ン１ではバイトごとにまとめられた出力ドライバ４１が
確実に遮断状態におかれ、ポジション０では読み出し制
御信号Ｒに応じてイネーブル状態にされる。
【００１８】付加的なテストモードＴＭＲＤＩＳを導入
することによりテストモード中、ＤＭパッド１０に付加
的な動作機能を割り当てることができる。ＤＭパッド１
０に加わる制御信号を自動テスト装置により適切に信号
形成することにより、出力ドライバ４１をイネーブル状
態にすることができる。一般に同種の多数のメモリチッ
プがパラレルにテストされる。そのようなテストすべき
それぞれ異なるメモリチップの出力パッド２３，２４，
２５が、対応するテスタチャネルへパラレルに配線され
る。ＪＥＤＣ規格によれば、ＤＭパッド１０にはいずれ
にせよ固有のテスタチャネルが割り当てられている。自
動テスト装置によりチップに入力されるテストモード
中、複数のＤＭパッドのうちそのつどただ１つのＤＭパ
ッドが高レベルにより選択され制御され、したがってマ
ルチプレクサ３２によりパラレルに接続された多数のメ
モリチップのうちの１つだけがポジション１にされるこ
とによって、出力ドライバ４１の１バイトのセットだけ
がイネーブル状態にされ、それによってＴＭＣＯＭＰモ
ード中に生成されたテスト出力信号をデータパッド２
３，２４，２５を介して出力させることができるように
なる。ＴＭＣＯＭＰモードのこのようなテスト結果をそ
れぞれ異なるメモリチップから自動テスト装置へ送出す
るため、パラレルにテストされるメモリチップのうち１
つのメモリチップのＤＭパッドだけに、相前後してかわ
るがわる高レベルが供給される。このような共働によっ
て、あるテスト結果が送出されているときには出力側で
パラレルに配線されているメモリチップが相反して駆動
されないようになる。
【００１９】ＤＭパッド１０はいずれにせよ自動テスト
装置の別個のチャネルと接続されているので、自動テス
ト装置の側では余分に配線する手間は不要である。ま
た、メモリチップ内の回路は、図面からはっきりとわか
るとおりたいして複雑ではない。いずれにせよ設けられ
ているＤＭパッドに上述の付加的な動作機能を割り当て
ることにより、可能なかぎり多くのメモリチップをパラ
レルにテストできるようになる。
【図面の簡単な説明】
【図１】ＤＤＲ ＳＤＲＡＭのうち本発明に関連する部
分を示す図である。
【符号の説明】
１０ ＤＭパッド １１ ボンディングワイヤ １２ 端子ピン １３ ケーシング ２０，２１，２２ アドレスパッド ２３，２４，２５ データ入出力パッド ３０ ケーシング ３１ デマルチプレクサ ３２ マルチプレクサ ４０ データ入力信号パス ４１ データ出力ドライバ ４３ メモリセルフィールド ４４ メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６７１ Ｈ０１Ｌ 27/04 Ｔ ５Ｍ０２４ Ｈ０１Ｌ 21/66 Ｇ１１Ｃ 11/34 ３６２Ｓ 21/822 ３７１Ａ 27/04 Ｇ０１Ｒ 31/28 Ｂ (72)発明者 ティロ マルクス ドイツ連邦共和国 フィリンゲン−シュヴ ェニンゲン セバスティアン−クナイプ− シュトラーセ 32 (72)発明者 ザビーネ シェーニガー ドイツ連邦共和国 ハウスハム ザイアー スベルガー シュトラーセ １デー (72)発明者 ミヒャエル ゾンマー ドイツ連邦共和国 ミュンヘン ヘフナー シュトラーセ １ (72)発明者 トーマス ハイン ドイツ連邦共和国 ミュンヘン アルフレ ート−シュミット−シュトラーセ 31 (72)発明者 ミヒャエル マーケルト ドイツ連邦共和国 アウグスブルク シュ テフィンガー ベルク ７ (72)発明者 トルステン パルチュ アメリカ合衆国 ノースキャロライナ チ ャペル ヒル スプリング メドウ ドラ イヴ 5104 (72)発明者 ペーター シュレークマイアー ドイツ連邦共和国 ミュンヘン フローム ントシュトラーセ 31 (72)発明者 クリスティアン ヴァイス ドイツ連邦共和国 ゲルメリング ハルト シュトラーセ 85 Ｆターム(参考） 2G132 AA08 AB01 AK07 AK15 AL09 AL25 4M106 AA01 AC08 BA01 5B048 AA19 AA20 DD10 FF01 5F038 DT04 DT08 DT15 EZ20 5L106 AA01 DD11 DD24 GG05 5M024 AA90 BB30 BB40 JJ02 JJ03 MM02 MM04 PP01 PP02 PP03 PP10

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 集積回路において、 該集積回路における機能ユニット（４３，４４）の機能
    テスト（ＴＭＣＯＭＰ，ＴＭＲＤＩＳ）を実行する第１
    の動作モードと、 前記機能ユニット（４３，４４）をノーマルモードで作
    動させる第２の動作モードと、 データ値の供給および送出のため、前記機能ユニット
    （４３，４４）およびデータ信号用の端子（２３，２
    ４，２５）とそれぞれ結合されているデータ出力ドライ
    バ（４１）およびデータ入力信号パス（４０）と、 制御信号を供給するための入力端子（１０）と、 制御回路（３０）とが設けられており、設定された動作
    モードに依存して該制御回路（３０）により、ノーマル
    モード中はデータ入力信号パス（４０）が前記制御信号
    の種々の状態によりオン状態またはオフ状態にされ、テ
    ストモード（ＴＭＣＯＭＰ，ＴＭＲＤＩＳ）中はデータ
    出力ドライバ（４１）が前記制御信号の種々の状態によ
    りオン状態またはオフ状態にされることを特徴とする、 集積回路。
  2. 【請求項２】 前記制御回路（３０）はデマルチプレク
    サ（３１）を有しており、該デマルチプレクサ（３１）
    は入力側で入力端子（１０）と接続されていて第２の制
    御信号（ＴＭＲＤＩＳ）により制御され、 該デマルチプレクサ（３１）の出力側の１つ（０１）に
    よりマルチプレクサ（３２）が制御され、該マルチプレ
    クサ（３２）の入力側には、一定の信号レベル（０）な
    らびに読み出し動作モードを設定する第３の制御信号
    （Ｒ）が供給され、 該マルチプレクサ（３２）により出力側で前記データ出
    力ドライバ（４１）がオン状態またはオフ状態にされ
    る、 請求項１記載の集積回路。
  3. 【請求項３】 前記入力端子（１０）は端子面であり、
    該端子面にケーシングピン（１２）が接触接続されてい
    る、請求項２記載の集積回路。
  4. 【請求項４】 アドレス信号用の端子（２０，２１，２
    ２）が設けられており、該アドレス端子により前記機能
    ユニット（４３）内に配置されているメモリセル（４
    ４）のアドレスが供給され、 該アドレス端子（２０，２１，２２）を介して第２の制
    御信号（ＴＭＲＤＩＳ）が供給される、 請求項１から３のいずれか１項記載の集積回路。
  5. 【請求項５】 前記一定の信号レベルは低レベルであ
    る、請求項２から４のいずれか１項記載の集積回路。
  6. 【請求項６】 データ信号用の端子（２３，２４，２
    ５）を介して機能ユニット（４３）におけるメモリセル
    （４４）のためのデータ値が供給および送出され、 それぞれ１つのデータ出力ドライバ（４１）およびそれ
    ぞれ１つのデータ入力信号パス（４０）が前記のデータ
    信号用の端子（２３，２４，２５）の１つと結合されて
    おり、 前記の複数のデータ出力ドライバ（４１）はマルチプレ
    クサ（３２）の出力側により同時に制御され、 前記の複数のデータ入力信号パス（４０）はデマルチプ
    レクサ（３１）の出力側のうちの１つ（００）により同
    時に制御される、 請求項４記載の集積回路。
  7. 【請求項７】 端子の個数は１バイトを形成するため正
    確に８個の端子である、請求項６記載の集積回路。
  8. 【請求項８】 請求項１から７のいずれか１項記載の複
    数の集積回路のテスト方法において、 データ信号用の端子（２３，２４，２５）に関して複数
    の集積回路をパラレルに接続し、 該複数の集積回路の入力端子（１０）にそれぞれ別個に
    供給される制御信号のうちの１つだけに第１の状態をと
    らせ、他のすべての制御信号には共通に別の状態をとら
    せることを特徴とする、 複数の集積回路のテスト方法。
JP2001319485A 2000-10-20 2001-10-17 集積回路および該集積回路のテスト方法 Expired - Fee Related JP3588075B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10052211.4 2000-10-20
DE10052211A DE10052211A1 (de) 2000-10-20 2000-10-20 Integrierte Schaltung mit Testbetriebsart und Verfahren zum Testen einer Vielzahl solcher integrierter Schaltungen

Publications (2)

Publication Number Publication Date
JP2002221555A true JP2002221555A (ja) 2002-08-09
JP3588075B2 JP3588075B2 (ja) 2004-11-10

Family

ID=7660546

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001319485A Expired - Fee Related JP3588075B2 (ja) 2000-10-20 2001-10-17 集積回路および該集積回路のテスト方法

Country Status (6)

Country Link
US (1) US6670802B2 (ja)
EP (1) EP1205938B1 (ja)
JP (1) JP3588075B2 (ja)
KR (1) KR100444788B1 (ja)
DE (2) DE10052211A1 (ja)
TW (1) TW523597B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7233217B2 (en) * 2001-08-23 2007-06-19 Andrew Corporation Microstrip phase shifter
US6873509B2 (en) 2002-05-13 2005-03-29 Infineon Technologies Ag Use of an on-die temperature sensing scheme for thermal protection of DRAMS
US6809914B2 (en) 2002-05-13 2004-10-26 Infineon Technologies Ag Use of DQ pins on a ram memory chip for a temperature sensing protocol
US6711091B1 (en) 2002-09-27 2004-03-23 Infineon Technologies Ag Indication of the system operation frequency to a DRAM during power-up
US6985400B2 (en) 2002-09-30 2006-01-10 Infineon Technologies Ag On-die detection of the system operation frequency in a DRAM to adjust DRAM operations
DE10338030B3 (de) * 2003-08-19 2005-04-28 Infineon Technologies Ag Integrierte Schaltung zum Testen von Schaltungskomponenten eines Halbleiterchips
KR100641706B1 (ko) * 2004-11-03 2006-11-03 주식회사 하이닉스반도체 온칩 셀프 테스트 회로 및 신호 왜곡 셀프 테스트 방법
US20070088993A1 (en) * 2005-10-18 2007-04-19 Ronald Baker Memory tester having master/slave configuration
US20070109888A1 (en) * 2005-11-14 2007-05-17 Ronald Baker Integrated circuit with test circuit
US8977912B2 (en) * 2007-05-07 2015-03-10 Macronix International Co., Ltd. Method and apparatus for repairing memory
US7554858B2 (en) 2007-08-10 2009-06-30 Micron Technology, Inc. System and method for reducing pin-count of memory devices, and memory device testers for same
US7916575B2 (en) * 2008-12-23 2011-03-29 Emanuele Confalonieri Configurable latching for asynchronous memories
WO2016196677A1 (en) * 2015-06-01 2016-12-08 The Arizona Board Of Regents On Behalf Of The University Of Arizona Dual-comb spectroscopy with a free-running bidirectionally mode-locked fiber laser
CN108762407B (zh) * 2018-04-28 2020-05-15 华勤通讯技术有限公司 电路板组件、板卡及电子设备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4490783A (en) * 1981-07-02 1984-12-25 Texas Instruments Incorporated Microcomputer with self-test of microcode
US4594711A (en) * 1983-11-10 1986-06-10 Texas Instruments Incorporated Universal testing circuit and method
US4672610A (en) * 1985-05-13 1987-06-09 Motorola, Inc. Built in self test input generator for programmable logic arrays
JPH081760B2 (ja) * 1987-11-17 1996-01-10 三菱電機株式会社 半導体記憶装置
JPH01196158A (ja) * 1988-01-31 1989-08-07 Nec Corp 半導体集積回路
US4893311A (en) * 1988-04-25 1990-01-09 Motorola, Inc. CMOS implementation of a built-in self test input generator (BISTIG)
JPH02206773A (ja) * 1989-02-06 1990-08-16 Mitsubishi Electric Corp 半導体集積回路のテスト回路
US5361264A (en) * 1989-07-03 1994-11-01 Raytheon Company Mode programmable VLSI data registers
JPH03252574A (ja) * 1990-03-01 1991-11-11 Sharp Corp 半導体集積回路
US5301156A (en) * 1991-07-18 1994-04-05 Hewlett-Packard Company Configurable self-test for embedded RAMs
US5546406A (en) * 1992-06-29 1996-08-13 Tandem Computers, Inc. Cell architecture for built-in self-test of application specific integrated circuits
JP3080847B2 (ja) * 1994-10-05 2000-08-28 日本電気株式会社 半導体記憶装置
KR0172347B1 (ko) * 1995-12-23 1999-03-30 김광호 반도체 메모리장치의 병렬테스트 회로
JPH1172538A (ja) 1997-08-29 1999-03-16 Ando Electric Co Ltd Ｉｃ試験装置、ｉｃ試験装置における測定方法及び記憶媒体
JPH11219600A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体集積回路装置
KR100301044B1 (ko) * 1998-08-13 2001-09-06 윤종용 패키지하의내부신호제어가능반도체장치와테스트방법

Also Published As

Publication number Publication date
US20020133750A1 (en) 2002-09-19
US6670802B2 (en) 2003-12-30
JP3588075B2 (ja) 2004-11-10
EP1205938B1 (de) 2008-11-05
DE10052211A1 (de) 2002-05-08
DE50114463D1 (de) 2008-12-18
EP1205938A3 (de) 2005-04-20
KR20020031035A (ko) 2002-04-26
EP1205938A2 (de) 2002-05-15
TW523597B (en) 2003-03-11
KR100444788B1 (ko) 2004-08-21

Similar Documents

Publication Publication Date Title
US7139945B2 (en) Chip testing within a multi-chip semiconductor package
KR100274478B1 (ko) 병렬 테스트 장치를 갖는 집적 반도체 메모리 및 그 리던던시 방법
US7240254B2 (en) Multiple power levels for a chip within a multi-chip semiconductor package
JP2002221555A (ja) 集積回路および該集積回路のテスト方法
JP2001508223A (ja) メモリ素子のための高速テストシステム
US6323664B1 (en) Semiconductor memory device capable of accurately testing for defective memory cells at a wafer level
JP3657498B2 (ja) 半導体メモリ装置及びそのテストモード時の読出方法
JPH11316264A (ja) 半導体装置の並列テスト回路
JPH09293400A (ja) 半導体メモリ装置の並列テスト回路
CN208953666U (zh) 芯片测试系统
US6313655B1 (en) Semiconductor component and method for testing and operating a semiconductor component
JP2002043504A (ja) 複合デバイス
JPS61292299A (ja) オンチツプメモリテスト容易化回路
JP3728554B2 (ja) 複合データテスト回路が簡素化された半導体メモリ装置
KR100868119B1 (ko) 집적 회로, 테스트 시스템, 에러 데이터 판독 방법
KR19990040441A (ko) 테스트 타임이 감소되는 고속 반도체 메모리장치의입출력회로
JP3035956B2 (ja) 書込みマスク可能な半導体メモリ装置
JP4220141B2 (ja) マルチチップモジュール
JPS62224836A (ja) 半導体集積回路装置
JPH0411959B2 (ja)
JPH0235700A (ja) メモリ回路
JP3217548B2 (ja) 半導体記憶装置
JP2006085770A (ja) 半導体記憶装置
JPH04351798A (ja) 半導体集積回路及び縮約回路
JP3557773B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040506

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040721

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040811

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080820

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080820

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090820

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090820

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100820

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110820

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110820

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120820

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130820

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees