WO2005048270A1 - Integrierte schaltung, testsystem und verfahren zum auslesen eines fehlerdatums aus der integrierten schaltung - Google Patents

Integrierte schaltung, testsystem und verfahren zum auslesen eines fehlerdatums aus der integrierten schaltung Download PDF

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WO2005048270A1
WO2005048270A1 PCT/EP2004/011687 EP2004011687W WO2005048270A1 WO 2005048270 A1 WO2005048270 A1 WO 2005048270A1 EP 2004011687 W EP2004011687 W EP 2004011687W WO 2005048270 A1 WO2005048270 A1 WO 2005048270A1
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integrated circuits
integrated circuit
circuit
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Gerd Frankowsky
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Infineon Technologies Ag
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    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Definitions

  • the invention relates to an integrated circuit from which an error data is to be read out in accordance with a test mode.
  • the invention further relates to a test system in which a plurality of integrated circuits are tested in parallel and fault data are to be read out from the integrated circuits.
  • the invention further relates to a method for reading out fault data from integrated circuits.
  • Integrated circuits are often tested in parallel by connecting the integrated circuits to a tester unit to form a test system. In a burn-in process in particular, the integrated circuits are tested simultaneously under extreme operating conditions in order to pre-age them.
  • tester channels run in parallel are necessary in order to connect the address connections, command connections and above all the data connections of the integrated circuits to the tester unit. Especially with a large number of integrated circuits to be tested at the same time, there is therefore a need to use these tester channels as sparingly as possible. By saving tester channels, the number of integrated circuits to be tested can be increased further.
  • the integrated circuits are organized in groups and banks and controlled in parallel at the same time in order to keep the effort for controlling the components on the part of the tester unit low. So essentially all integrated circuits are shared via common address and controlled mando lines. Since the data line to which the integrated circuits of a group are connected is also connected to the tester unit via a common data bus, special control signals are provided in order to successively send the data which must be read out from the integrated circuits of the group via the data bus read out the tester unit. This is done in such a way that only one bank can send data to the tester unit.
  • the control signal is generally a circuit selection signal (CS: chip select signal) which is provided for activating or deactivating the respective integrated circuit.
  • CS circuit selection signal
  • tester channels are provided between each of the group's integrated circuits and the tester unit.
  • An integrated circuit of several groups is arranged in banks, the integrated circuits of a bank being activated or deactivated by a circuit selection signal.
  • an integrated circuit with a test circuit for reading out an error date from the integrated circuit is provided.
  • the error date can be output via a first and a second data output of the integrated circuit.
  • An address and a read command can be applied to the integrated circuit in order to read out the error date assigned to the address via one of the data outputs.
  • the test circuit is designed to output the error date at the first data output when the first read command is applied and to switch the second data output to high resistance, and to output the error date at the second data output when the second read command is applied and to provide the first data output with high resistance turn.
  • a test system for testing a number of such integrated circuits is provided.
  • the integrated circuits are connected to a tester unit via common address and command lines in order to address memory areas for reading out fault data for parallel testing of the integrated circuits.
  • the error date can be read out from a group of integrated circuits via a data line.
  • the data output of a first integrated circuit of the group of integrated circuits is connected to the data line, and the second data output of a second integrated circuit of the group of integrated circuits is connected to the data line.
  • the integrated circuit and the test system according to the invention make it possible to save a control line for driving the integrated circuit, with which the integrated circuit is otherwise selected for reading out the fault data.
  • Integrated circuits are usually arranged in banks on a test board for parallel testing, with all integrated circuits of a bank being connected to the tester unit with separate data lines.
  • a bank's integrated circuits can be activated or deactivated simultaneously with a circuit selection signal.
  • Integrated circuits of a further bank are arranged essentially parallel to the bank and can likewise be activated via a separate circuit selection signal in order to read out the error data via the same data lines.
  • the tester unit specifies which of the banks in the arrangement of the integrated circuits is currently selected in order to read out an error date of the integrated circuits via the respective data line. This requires circuit selection lines in a number that corresponds to the number of existing banks.
  • the test system now provides for combining an integrated circuit from several banks to form a group of integrated circuits which are connected to the tester unit via the same data line. According to the invention, however, it is provided that when specifying the address from which the respective error date of the integrated circuit is to be read and when a read command is applied, the error data of all integrated circuits of the group is not simultaneously applied to the data line, but rather only the error date of one of the integrated ones Circuits of the group. If the read command is then reapplied, the error date is applied to the data line by another integrated circuit. The data line is controlled by a read command for each
  • Readout process only connected to an active data output of the integrated circuits. After a number of read commands, which corresponds to the number of integrated circuits in the group, all error data of the integrated circuits in the group have thus been applied to the data line which are connected to the group of integrated circuits.
  • the integrated circuits of the group of integrated circuits are connected to the data line in such a way that with each read command one of the integrated circuits outputs the error date on the data line. This ensures that not two integrated circuits output the respective error data on the same data line.
  • the remaining data outputs of the integrated circuits, which are not currently outputting the error date to the data line, are switched to high impedance in order not to transmit the error date from the respective integrated circuit connected to the data line, which outputs the error date to the data line, to the tester unit to disturb.
  • the integrated circuit preferably has a driver circuit for each data output.
  • the driver circuit can each have a control input and a data input for applying the error data, in order to output the error data applied to the data input or to switch the data output to high impedance in accordance with a control signal applied to the control input, if the control input is completely separated from a potential or if a certain control signal level is applied.
  • a suitable driver circuit for realizing such an integrated circuit according to the invention can be provided.
  • An activation circuit can preferably be connected to the control inputs of the driver circuits in order to output the control signal in a test mode when the first read command is present, so that the error data is output to the first driver circuit and to completely separate the second data output from a potential. Furthermore, when the second read command is applied, the control signal is switched such that the error data is output to a second driver circuit while the first data output is switched to high resistance.
  • the data outputs of one of the integrated circuits are switched cyclically so that the respective error date is always output on one of the data outputs, while the other data outputs are switched to high impedance.
  • the multiple integrated circuits in the group of integrated circuits are connected to the data line in such a way that the respective error data to be output is present in succession on the data line.
  • the Date of the first integrated circuit when the first read command is applied to the data line is applied to the data line.
  • the error date of the second integrated circuit is correspondingly on the data line.
  • An activation circuit is preferably provided which, in a normal operating mode, forwards the data present at the respective data input to the data output via the driver circuit.
  • the integrated circuits can be connected to a test board which is connected to the tester unit via the address, command and data lines.
  • the integrated circuits can also be arranged on an uncut sawn wafer, which can be contacted via a full wafer contacting device and are connected to the tester unit via the address, command and data lines.
  • a method for reading out fault data from integrated circuits to be tested together is provided in a test system according to the invention.
  • an address and a read command are first applied to the integrated circuits in order to read out the error date assigned to the address.
  • a first and a second read command are applied to the integrated circuits in succession, so that the error date of the first integrated circuit of the group of integrated circuits can be read out on the data line when the first read command is present.
  • the second read command is present, the error data is read out from the second integrated circuit of the group of integrated circuits.
  • the method according to the invention has the advantage that the respective circuit selection signals for activating and deactivating the integrated circuits of a group can be saved.
  • Preferred embodiments of the invention are explained in more detail below with reference to the accompanying drawings. Show it:
  • FIG. 1 shows a test system for testing a plurality of integrated circuits according to the prior art
  • FIG. 2 shows a test system according to a preferred embodiment of the invention
  • FIG. 3 shows a test circuit in an integrated circuit according to a preferred embodiment of the invention
  • FIG. 4 shows the control of the driver circuits according to a preferred embodiment of the invention
  • FIG. 1 A test system according to the prior art is shown in FIG.
  • the test system is used to test a number of integrated circuits 1 for errors at the same time, if possible.
  • the integrated circuits 1 are connected to a tester unit 2, so that the addresses provided by the tester unit 2 via address lines 3 are made available to all connected integrated circuits and test commands provided by the tester unit 2 via corresponding command lines 4 to all integrated circuits 1.
  • FIG. 1 shows an example of a test system with 16 integrated circuits 1 that are to be tested by the tester unit 2. It can be seen that each of the integrated circuits 1 are connected in parallel to the same address and command lines 3, 4.
  • the integrated circuits 1 are organized in banks Bank0-Bank3 and groups G0-G3, each bank having four integrated circuits 1 in the example shown and each group likewise having four integrated circuits.
  • the integrated circuits 1 of a group G0-G3 are shown arranged one below the other, a data output DQ of the integrated circuits 1 of a group being connected to the tester unit 2 via a common data line DO.
  • each integrated circuit 1 of the group has four data outputs DQO, DQ1, DQ2, DQ3, of which only one is used to output error data.
  • Each group G0-G3 of the integrated circuits 1 is connected to the tester unit 2 via the data line DO.
  • the data line DO is connected to the first data outputs DQO of the integrated circuits in this way.
  • the individual integrated circuits 1 of group G0-G3 are activated by a respective circuit selection signal CS1 to CS4 so that not all integrated circuits 1 of a group G0-G3 create the error date on data line DO during the test process when reading out an error date and thus cause a data conflict ,
  • This circuit selection signal CS1-CS4 is made available either directly or in coded form by the tester unit 2, only one of the circuit selection signals CS1 to CS4 being activated and the other circuit selection signals CS1-CS4 being deactivated. If a circuit selection signal CS1-CS4 is activated, the respective integrated circuit 1 can address the address as well as the address
  • the fact that only one of the circuit selection signals CS1-CS4 is activated at a time prevents a plurality of integrated circuits 1 from simultaneously trying to output an error date via the data line DO.
  • the parallelism when testing the integrated circuits 1 is increased by arranging several groups G0-G3 in parallel, each group having its own data line DO. In each group, the integrated circuits 1 are organized in essentially the same way, so that every first integrated circuit device 1 of a group with the first circuit selection signal CS1, every second integrated circuit of a group with the second circuit selection signal CS2 etc. can be activated.
  • the integrated circuits 1 can be both in the unsawed state on a wafer which is contacted with a full wafer contacting device or on a test board which receives the integrated circuits with the aid of base contacts and contacts them in this way.
  • FIG. 2 shows an inventive test system according to a first embodiment of the invention.
  • a test system is shown in which 16 integrated circuits 10, in particular memory circuits, are to be tested simultaneously. This example is not intended to limit the number of integrated circuits 10 in the test system to 16.
  • the test system according to the invention has integrated circuits 10 which are to be tested with the aid of a tester unit 11. Each of the integrated circuits 10 is connected to the tester unit 11 via corresponding address and command lines 3, 4, so that an address created by the tester unit 11 and a test command created by the tester unit 11 is applied to all integrated circuits.
  • Each of the integrated circuits 10 has data outputs DQO to DQ3, which are each connected to the data line DO of each group.
  • the first data output DQO of the first integrated circuit of the group, the second data output DQ1 of the second integrated circuit, the third data output DQ2 of the third integrated circuit and the fourth data output DQ3 of the first integrated circuit are each connected to the data line DO.
  • the integrated circuits 10 are switched in such a way that their circuit selection inputs CS are permanently activated, that the integrated circuits 10 are activated in order to receive addresses and test commands. If an address is applied to the integrated circuits and a read command for reading out error data is applied, the integrated circuits 10 output the error data at their first data outputs DQO.
  • the error date of the first integrated circuit is created in a group on the data line DO. Because the other data outputs, namely the data outputs DQ1, DQ2 and DQ3 of all integrated circuits in the group are switched to high impedance, the fault data applied to the data line is not impaired by any further data signals applied to the data line. Only when the read command is reapplied to the integrated circuits, e.g. B. according to a clock signal, the first data outputs DQO of the integrated circuits are switched to high resistance and the respective error data of the integrated circuits of the group are applied to the second data output DQ1. The other data outputs are switched to high impedance. In this way, the error date of the first, second, third and fourth integrated circuits of the group can be read out in succession in the example shown by applying the read command four times.
  • the tester unit receives the error data of the integrated circuits in series and can assign the error data received in this way to the respective integrated circuit 10.
  • FIG. 3 shows a section of an integrated circuit 10 according to the invention.
  • the integrated circuit 10 has driver circuits 20 which drive the data to the data outputs DQO to DQ3.
  • a switching device 21 is switched such that f instead of a regular data signal, which can be output via the data outputs DQ0-DQ1 during normal operation, an error date via data lines 22 to the driver circuits 20 Is made available.
  • the error date is provided by a test unit 23 which, depending on the address present, the error ler jewe be determined by comparing data written and read into a memory.
  • an activation circuit 24 is also activated, which is in the form of a shift register. The activation circuit 24 is. activated when the test mode indicated by the test signal has been entered.
  • the fact that error data are to be read out is indicated by means of a read command signal LS, which is also made available to the activation circuit 24.
  • the activation circuit 24 has registers 25 connected to a shift register, the outputs of which are connected to the driver circuits 20. Depending on the content of the registers 25, this driver circuit 20 is switched in such a way that the data signal present on the respective data line 22 is passed on to the respective data output DQO to DQ3 or that the respective data output DQO to DQ3 is switched to high impedance. For example, it can be provided that if a logical “1” is stored in the respective register 25, the driver circuit 20 forwards the pending data to the data output DQO to DQ3 and switches the respective data output DQO to DQ3 with a high resistance when the logical “0” is used.
  • the registers 25 can also be designed in such a way that they output a logical “ ⁇ ” in the activating state and are switched to high resistance in the non-activating state.
  • the driver circuits 20 are then designed such that they connect the data output DQO to DQ3 to the corresponding registers 25 as soon as they are switched to high resistance.
  • the first register (viewed from above) is switched active, so that the error date is switched through to the first driver circuit 20 (viewed from above), so that the error date is applied to the first data output DQO.
  • the remaining driver circuits 20 are switched such that the second, third and fourth data outputs DQ1, DQ2, DQ3 are switched to high impedance.
  • the Applying the next read command generates a further read command signal LS, so that the first register 25 is now deactivated again and the subsequent second register 25 is activated. This means that the corresponding second bit of the error data is now applied to the second data output DQ1, while the other data outputs DQO, DQ2, DQ3 are switched to high impedance.
  • FIG. 4 shows how, depending on the read command present, each of the data outputs is switched in succession in such a way that the corresponding bit of the error data to be read is present.
  • a logical “1” switches the respective driver circuit in such a way that the bit of the error date is switched through, a logical “0 ⁇ causes the driver circuit 20 in question to be switched to high resistance.
  • the read command is issued by the tester unit, i.e. H. from external, specified.
  • a total of as many read commands per address are generated as correspond to the number of integrated circuits.

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Abstract

Die Erfindung betrifft eine integrierte Schaltung mit einer Testschaltung zum Auslesen eines Fehlerdatum aus der integrierten Schaltung gemäß einem Testmodus, wobei das Fehlerdatum über einen ersten und einen zweiten Datenausgang ausgebbar ist, wobei eine Adresse und ein Lesebefehl an die integrierte Schaltung anlegbar sind, um das der Adresse zugeordnete Fehlerdatum über einen der Datenausgänge auszulesen, dadurch gekennzeichnet, dass die Testschaltung so gestaltet ist, um bei einem Anlegen eines ersten Lesebefehls das Fehlerdatum an dem ersten Datenausgang auszugeben und den zweiten Datenausgang hochohmig zu schalten, und um bei einem Anlegen eines zweiten Lesebefehls an dem zweiten Datenausgang das Fehlerdatum auszugeben und den ersten Datenausgang hochohmig zu schalten.

Description

Beschreibung
Integrierte Schaltung, Testsystem und Verfahren zum Auslesen eines Fehlerdatums aus der integrierten Schaltung
Die Erfindung betrifft eine integrierte Schaltung aus der ein Fehlerdatum gemäß einem Testmodus ausgelesen werden soll. Die Erfindung betrifft weiterhin ein Testsystem, in dem mehrere integrierte Schaltungen parallel getestet werden und wobei Fehlerdaten aus dem integrierten Schaltungen ausgelesen werden sollen. Die Erfindung betrifft weiterhin ein Verfahren zum Auslesen von Fehlerdaten aus integrierten Schaltungen.
Integrierte Schaltungen werden häufig parallel getestet, in- dem die integrierten Schaltungen mit einer Testereinheit zu einem Testsystem verbunden werden. Insbesondere bei einem Burn-In-Vorgang werden die integrierten Schaltungen gleichzeitig bei extremen Betriebsbedingungen getestet, um sie vor- zualtern.
Dadurch, dass es notwendig ist, die integrierten Schaltungen möglichst gleichzeitig zu testen ist eine große Anzahl von parallel geführten Testerkanälen notwendig, um die Adressanschlüsse, Kommandoanschlüsse und vor allem die Datenanschlüs- se der integrierten Schaltungen mit der Testereinheit zu verbinden. Insbesondere bei sehr vielen gleichzeitig zu testenden integrierten Schaltungen besteht daher die Notwendigkeit diese Testerkanäle möglichst sparsam zu verwenden. Durch Einsparen von Testerkanälen kann weiterhin die Anzahl der gleichzeitig zu testenden integrierten Schaltungen erhöht werden.
Üblicherweise werden die integrierten Schaltungen in Gruppen und Bänken organisiert und parallel gleichzeitig angesteuert, um den Aufwand für die Ansteuerung der Bausteine seitens der Testereinheit gering zu halten. So werden im Wesentlichen alle integrierten Schaltungen über gemeinsame Adress- und Korn- mandoleitungen angesteuert. Da die Datenleitung, mit der die integrierten Schaltungen einer Gruppe verbunden sind, ebenfalls über einen gemeinsamen Datenbus mit der Testereinheit verbunden sind, sind spezielle Kontrollsignale vorgesehen, um die Daten, die aus den integrierten Schaltungen der Gruppe ausgelesen werden müssen, nacheinander über den Datenbus an die Testereinheit auszulesen. Dies erfolgt in einer Weise, bei der immer nur eine Bank Daten an die Testereinheit senden kann.
Das Kontrollsignal ist in der Regel ein Schaltungsauswahlsignal (CS: Chip-Select-Signal) , das zum Aktivieren bzw. Deaktivieren der jeweiligen integrierten Schaltung vorgesehen ist. Um dieses Schaltungsauswahlsignal zur Verfügung zu stellen, sind Testerkanäle zwischen jeder der integrierten Schaltungen der Gruppe und der Testereinheit vorgesehen. Jeweils eine integrierte Schaltung von mehreren Gruppen sind zu Bänken angeordnet, wobei die integrierten Schaltungen einer Bank jeweils durch ein Schaltungsauswahlsignal aktiviert bzw. deaktiviert werden.
Da beim Burn-In-Vorgang von eingehäusten integrierten Schaltungen die Kosten der Sockel aufgrund des erhöhten Kontaktie- rungsaufwands mit der Anzahl der zum Testen benötigten Kon- takte steigen, ist mit dem Einsparen von Steuerleitungen ein Kostenvorteil verbunden.
Insbesondere beim Wafer-Level-Burn-In-Vorgang, bei dem die integrierten Schaltungen auf einem unzersägten Wafer getestet werden, ist es notwendig, die Zahl der Verbindungen zwischen der Testereinheit und dem Wafer auf ein absolutes Minimum zu reduzieren, da ein solches Testsystem zum Kontaktieren der integrierten Schaltungen eine Full-Wafer-Kontaktiereinrich- tung benötigt. Eine solche Full-Wafer-Kontaktiereinrichtung ist komplex, da sie das Verbinden aller integrierten Schaltungen eines Wafers mit der Testereinheit ermöglicht und dadurch über mehrere 10.000 Anschlüsse verfügt. Die Full-Wafer- Kontaktiervorrichtung ist darüber hinaus fehleranfällig, da die Kontaktierungsnadeln, mit denen die einzelnen Kontakte der integrierten Schaltungen kontaktiert werden, sehr klein und daher gegen mechanische Einflüsse empfindlich sind. Die Fehleranfälligkeit steigt somit mit der Anzahl der Kontaktierungsnadeln auf der Full-Wafer-Kontaktierungsvorrichtung an, so dass eine Einsparung der verwendeten Kontaktierungsnadeln die Fehleranfälligkeit vermindert und somit ebenfalls Kosten spart.
Es ist Aufgabe der vorliegenden Erfindung eine verbesserte integrierte Schaltung, ein Testsystem sowie ein Testverfahren zu schaffen, wobei die Anzahl der Testerkanäle beim Testen der integrierten Schaltung reduziert werden kann.
Diese Aufgabe wird durch integrierte Schaltungen nach Anspruch 1, das TestSystem nach Anspruch 6 sowie das Verfahren nach Anspruch 9 gelöst.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine integrierte Schaltung mit einer Testschaltung zum Auslesen eines Fehlerdatums aus der integrierten Schaltung vorgesehen. Das Fehlerdatum ist über einen ersten und einen zweiten Datenausgang der integrierten Schaltung ausgebbar. Eine Adresse und ein Lesebefehl sind an die integrierte Schaltung anlegbar, um das der Adresse zugeordnete Fehlerdatum über einen der Datenausgänge auszulesen. Die Testschaltung ist so gestaltet, um bei einem Anlegen eines ersten Lesebefehls das .Fehlerdatum an dem ersten Datenausgang auszugeben und den zweiten Datenausgang hochohmig zu schalten, und um bei einem Anlegen eines zweiten Lesebefehls das Fehlerdatum an dem zweiten Datenausgang auszugeben und den ersten Datenausgang hochohmig zu schalten. Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Testsystem zum Testen einer Anzahl von derartigen integrierten Schaltungen vorgesehen. Die integrierten Schaltungen sind mit einer Testereinheit über gemeinsame Adress- und Kom- mandoleitungen verbunden, um zum parallelen Testen der integrierten Schaltungen Speicherbereiche zum Auslesen von Fehlerdaten zu adressieren. Das Fehlerdatum kann aus einer Gruppe der integrierten Schaltungen über eine Datenleitung ausgelesen werden. Der Datenausgang einer ersten integrierten Schal- tung der Gruppe der integrierten Schaltungen ist mit der Datenleitung verbunden, und der zweite Datenausgang einer zweiten integrierten der Gruppe der integrierten Schaltungen ist mit der Datenleitung verbunden.
Die integrierte Schaltung und das Testsystem gemäß der Erfindung ermöglichen es, eine Steuerleitung zum Ansteuern der integrierten Schaltung einzusparen, mit der ansonsten die integrierte Schaltung zum Auslesen der Fehlerdaten ausgewählt wird.
Üblicherweise sind integrierte Schaltungen in Bänken auf einem Testboard zum parallelen Testen angeordnet, wobei alle integrierten Schaltungen einer Bank mit voneinander getrennten Datenleitungen mit der Testereinheit verbunden sind. Die integrierten Schaltungen einer Bank können mit einem Schaltungsauswahlsignal gleichzeitig aktiviert oder deaktiviert werden. Im Wesentlichen parallel zu der Bank sind integrierte Schaltungen einer weiteren Bank angeordnet, die ebenfalls ü- ber ein eigenes Schaltungsauswahlsignal aktiviert werden kön- nen, um die Fehlerdaten über die selben Datenleitungen auszulesen. Die Testereinheit gibt mit Hilfe von Schaltungsauswahlsignalen vor, welche der Bänke in der Anordnung der integrierten Schaltungen momentan ausgewählt ist, um ein Fehlerdatum der integrierten Schaltungen über die jeweilige Da- tenleitung auszulesen. Dazu sind Schaltungsauswahlleitungen in einer Anzahl notwendig, die der Anzahl der vorhandenen Bänke entspricht. Das erfindungsgemäße Testsystem sieht nun vor, jeweils eine integrierte Schaltung von mehreren Bänken zu einer Gruppe von integrierten Schaltungen zusammen zu fassen, die über die selben Datenleitung mit der Testereinheit verbunden sind. Erfindungsgemäß ist jedoch vorgesehen, dass bei Vorgabe der Adresse, aus der das jeweilige Fehlerdatum der integrierten Schaltung ausgelesen werden soll, und bei Anlegen eines Lesebefehls nicht gleichzeitig die Fehlerdaten aller integrierten Schaltungen der Gruppe an die Datenleitung angelegt wird, sondern lediglich das Fehlerdatum einer der integrierten Schaltungen der Gruppe. Wird anschließend der Lesebefehl erneut angelegt, so wird von einer weiteren integrierten Schaltung das Fehlerdatum auf die Datenleitung angelegt. Die Da- tenleitung ist bei jedem durch einen Lesebefehl gesteuerten
Auslesevorgang jeweils nur mit einem aktiven Datenausgang der integrierten Schaltungen verbunden. Nach einer Anzahl von Lesebefehlen, die der Anzahl der integrierten Schaltungen der Gruppe entspricht, sind somit alle Fehlerdaten der integrier- ten Schaltungen der Gruppe auf die Datenleitung, die mit der Gruppe der integrierten Schaltungen verbunden sind, angelegt worden.
Die integrierten Schaltungen der Gruppe der integrierten Schaltungen sind so mit der Datenleitung verbunden, dass bei jedem Lesebefehl eine der integrierten Schaltungen das Fehlerdatum auf die Datenleitung ausgibt. Somit wird gewährleistet, dass nicht zwei integrierte Schaltungen das jeweilige Fehlerdatum auf die selbe Datenleitung ausgeben. Die übrigen Datenausgänge der integrierten Schaltungen, die gerade nicht das Fehlerdatum auf die Datenleitung ausgeben, werden dabei hochohmig geschaltet, um das Übertragen des Fehlerdatums von der jeweiligen mit der Datenleitung verbundenen integrierten Schaltung, die auf die Datenleitung das Fehlerdatum ausgibt, an die Testereinheit nicht zu stören. Um die Datenausgänge entweder hochohmig oder so zu schalten, dass das Fehlerdatum ausgegeben wird, weist die integrierte Schaltung vorzugsweise für jeden Datenausgang eine Treiberschaltung auf.
Die Treiberschaltung kann jeweils einen Steuereingang und einen Dateneingang zum Anlegen des Fehlerdatum aufweisen, um gemäß einem an dem Steuereingang angelegten Steuersignal, das an dem Dateneingang anliegende Fehlerdatum auszugeben oder den Datenausgang hochohmig zu schalten, wenn der Steuereingang von einem Potential vollständig getrennt wird oder wenn ein bestimmter Steuersignalpegel angelegt wird. Auf diese Weise kann eine geeignete Treiberschaltung zur Realisierung einer solchen erfindungsgemäßen integrierten Schaltung be- reitgestellt werden.
Vorzugsweise kann eine Aktivierungsschaltung mit den Steuereingängen der Treiberschaltungen verbunden sein, um in einem Testmodus bei Anliegen des ersten Lesebefehls das Steuersig- nal auszugeben, damit das Fehlerdatum an die erste Treiberschaltung ausgegeben wird und dem zweiten Datenausgang vollständig von einem Potential zu trennen. Weiterhin wird bei Anlegen des zweiten Lesebefehls das Steuersignal so geschaltet, dass das Fehlerdatum an einer zweiten Treiberschaltung ausgegeben wird, während der erste Datenausgang hochohmig geschaltet ist.
Auf diese Weise werden mit jedem Lesebefehl die Datenausgänge einer der integrierten Schaltungen zyklisch so geschaltet, dass immer an einem der Datenausgänge das jeweilige Fehlerdatum ausgegeben wird, während die übrigen Datenausgänge hochohmig geschaltet sind.
Die mehreren integrierten Schaltungen der Gruppe der integ- rierten Schaltungen werden so mit der Datenleitung verbunden, dass das jeweilige auszugebende Fehlerdatum nacheinander an der Datenleitung anliegt. Somit wird beispielsweise das Feh- lerdatum der ersten integrierten Schaltung bei Anliegen des ersten Lesebefehls an die Datenleitung angelegt. Bei einem nachfolgenden Lesebefehl liegt das Fehlerdatum der zweiten integrierten Schaltung entsprechend an der Datenleitung an.
Vorzugsweise ist eine Aktivierungsschaltung vorgesehen, die in einem Normalbetriebsmodus das an dem jeweiligen Dateneingang anliegende Datum an den Datenausgang über die Treiberschaltung weitergibt.
Die integrierten Schaltungen können auf einem Testboard angeschlossen sein, das über die Adress-, Kommando- und Datenleitungen mit der Testereinheit verbunden ist. Alternativ können die integrierten Schaltungen auch auf einem unzersägten Wafer angeordnet sein, die über eine Full-Wafer-Kontaktiervor- richtung kontaktierbar sind und über die Adress-, Kommando- und Datenleitungen mit der Testereinheit verbunden sind.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Auslesen von Fehlerdaten von gemeinsam zu testenden integrierten Schaltungen in einem erfindungsgemäßen Testsystem vorgesehen. Zum Auslesen der Fehlerdaten an einer Adresse wird zunächst eine Adresse und ein Lesebefehl an die integrierten Schaltungen angelegt, um jeweils das der Adresse zugeordnete Fehlerdatum auszulesen. Nacheinander werden ein erster und ein zweiter Lesebefehl an die integrierten Schaltungen angelegt, so dass an der Datenleitung bei Anliegen des ersten Lesebefehls das Fehlerdatum der ersten integrierten Schaltung der Gruppe der integrierten Schaltungen ausgelesen werden kann. Bei Anliegen des zweiten Lesebefehls wird das Fehlerdatum aus der zweiten integrierten Schaltung der Gruppe der integrierten Schaltungen ausgelesen.
Das erfindungsgemäße Verfahren hat den Vorteil, dass die je- weiligen Schaltungsauswahlsignale zum Aktivieren und Deaktivieren der integrierten Schaltungen einer Gruppe eingespart werden können. Bevorzugte Ausführungsformen der Erfindung werden im Folgenden anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:
Figur 1 ein Testsystem zum Testen von mehreren integrierten Schaltungen gemäß dem Stand der Technik;
Figur 2 ein Testsystem gemäß einer bevorzugten Ausführungsform der Erfindung; Figur 3 eine Testschaltung in einer integrierten Schaltung gemäß einer bevorzugten Ausführungsform der Erfindung; und Figur 4 die Verdeutlichtung der Ansteuerung der Treiberschaltungen gemäß einer bevorzugten Ausführungsform der Erfindung;
In Figur 1 ist ein Testsystem gemäß dem Stand der Technik dargestellt. Das Testsystem dient dazu, eine Anzahl integrierter Schaltungen 1 möglichst gleichzeitig auf Fehler zu testen. Dazu werden die integrierten Schaltungen 1 mit einer Testereinheit 2 verbunden, so dass die von der Testereinheit 2 bereitgestellten Adressen über Adressleitungen 3 allen angeschlossenen integrierten Schaltungen sowie von der Testereinheit 2 bereitgestellte Testkommandos über entsprechende Kommandoleitungen 4 allen integrierten Schaltungen 1 zur Ver- fügung gestellt werden.
In Figur 1 ist ein Testsystem beispielhaft mit 16 integrierten Schaltungen 1, die von der Testereinheit 2 getestet werden sollen, dargestellt. Man erkennt, dass jede der integ- rierten Schaltungen 1 parallel mit den selben Adress- und Kommandoleitungen 3, 4 verbunden sind. Die integrierten Schaltungen 1 sind in Bänke Bank0-Bank3 und Gruppen G0-G3 organisiert, wobei im gezeigten Beispiel jede Bank vier integrierte Schaltungen 1 und jede Gruppe ebenfalls vier integ- rierte Schaltungen aufweist. Die integrierten Schaltungen 1 einer Gruppe G0-G3 sind untereinander angeordnet dargestellt, wobei jeweils ein Datenausgang DQ der integrierten Schaltungen 1 einer Gruppe über eine gemeinsame Datenleitung DO mit der Testereinheit 2 verbunden ist. Im gezeigten Beispiel weist jede integrierte Schaltung 1 der Gruppe vier Datenausgänge DQO, DQ1, DQ2, DQ3 auf, von denen nur einer zur Ausgabe von Fehlerdaten verwendet wird. Jede Gruppe G0-G3 der integrierten Schaltungen 1 ist über die Datenleitung DO mit der Testereinheit 2 verbunden. Die Daten- leitung DO ist mit den ersten Datenausgängen DQO der integrierten Schaltungen so verbunden.
Damit während des Testvorgangs beim Auslesen eines Fehlerdatums nicht alle integrierten Schaltungen 1 einer Gruppe G0-G3 das Fehlerdatum auf die Datenleitung DO anlegen und somit einen Datenkonflikt hervorrufen, werden die einzelnen integrierten Schaltungen 1 der Gruppe G0-G3 durch ein jeweiliges Schaltungsauswahlsignal CSl bis CS4 aktiviert. Dieses Schaltungsauswahlsignal CS1-CS4 wird von der Testereinheit 2 entweder direkt oder kodiert - zur Verfügung gestellt, wobei immer nur jeweils eines der Schaltungsauswahlsignale CSl bis CS4 aktiviert wird und die jeweils anderen Schaltungsauswahlsignale CS1-CS4 deaktiviert sind. Ist ein Schaltungsauswahlsignal CS1-CS4 aktiviert, so kann die jeweilige integrierte Schaltung 1 die anliegende Adresse sowie die anliegenden
Testkommandos empfangen und bei einem Lesebefehl entsprechend Fehlerdaten über den Datenausgang DQO ausgeben.
Dadurch, dass jeweils immer nur eines der Schaltungsauswahl- Signale CS1-CS4 aktiviert ist, wird verhindert, dass mehrere integrierte Schaltungen 1 gleichzeitig versuchen, ein Fehlerdatum über die Datenleitung DO auszugeben. Die Parallelität beim Testen der integrierten Schaltungen 1 wird erhöht, indem mehrere Gruppen G0-G3 parallel angeordnet sind, wobei jede Gruppe eine eigene Datenleitung DO aufweist. In jeder Gruppe sind die integrierten Schaltungen 1 im Wesentlichen in gleicher Weise organisiert, so dass jede erste integrierte Schal- tung 1 einer Gruppe mit dem ersten Schaltungsauswahlsignal CSl, jede zweite integrierte Schaltung einer Gruppe mit dem zweiten- Schaltungsauswahlsignal CS2 usw. aktiviert werden kann. Die integrierten Schaltungen 1 können sich sowohl im unzersägten Zustand auf einen Wafer, der mit einer Full- Wafer-Kontaktiervorrichtung kontaktiert wird, oder auf einem Testboard befinden, das mit Hilfe von Sockelkontakten die integrierten Schaltungen aufnimmt und auf diese Weise kontaktiert.
In Figur 2 ist ein erfindungsgemäßes Testsystem gemäß einer ersten Ausführungsform der Erfindung dargestellt. Es ist ein Testsystem dargestellt, bei dem 16 integrierte Schaltungen 10, insbesondere Speicherschaltungen, gleichzeitig getestet werden sollen. Durch dieses Beispiel soll die Anzahl der integrierten Schaltungen 10 des Testsystems nicht auf 16 beschränkt sein. Das erfindungsgemäße Testsystem weist integrierte Schaltungen 10 auf, die mit Hilfe einer Testereinheit 11 getestet werden sollen. Jeder der integrierten Schaltungen 10 ist über entsprechende Adress- und Kommandoleitungen 3, 4 mit der Testereinheit 11 verbunden, so dass eine von der Testereinheit 11 angelegte Adresse und ein von der Testereinheit 11 angelegtes Testkommando an alle integrierte Schaltungen angelegt ist.
Jede der integrierten Schaltungen 10 weist Datenausgänge DQO bis DQ3 auf, die jeweils mit der Datenleitung DO jeder Gruppe verbunden sind. Dabei ist der erste Datenausgang DQO der ersten integrierten Schaltung der Gruppe, der zweite Datenaus- gang DQl der zweiten integrierten Schaltung, der dritte Datenausgang DQ2 der dritten integrierten Schaltung und der vierte Datenausgang DQ3 der ersten integrierten Schaltung jeweils mit der Datenleitung DO verbunden. Die integrierten Schaltungen 10 sind so geschaltet, dass deren Schaltungsauswahleingänge CS dauerhaft aktiviert sind, dass die integrierten Schaltungen 10 aktiviert sind, um die anliegenden Adressen und Testkommandos zu empfangen. Wird eine Adresse an die integrierten Schaltungen angelegt, und ein Lesebefehl zum Auslesen von Fehlerdaten angelegt, so geben die integrierten Schaltungen 10 das Fehlerdatum an ihren ers- ten Datenausgängen DQO aus. Das bedeutet, dass in einer Gruppe das Fehlerdatum der ersten integrierten Schaltung an der Datenleitung DO angelegt wird. Dadurch, dass die übrigen Datenausgänge, nämlich die Datenausgänge DQ1, DQ2 und DQ3 aller integrierten Schaltungen der Gruppe hochohmig geschaltet wer- den, wird das auf die Datenleitung angelegte Fehlerdatum nicht durch etwaige weitere auf die Datenleitung angelegte Datensignale beeinträchtigt. Erst bei erneutem Anlegen des Lesebefehls an die integrierten Schaltungen, z. B. gemäß einem Taktsignal werden die ersten Datenausgänge DQO der integ- rierten Schaltungen hochohmig geschaltet und das jeweilige Fehlerdatum der integrierten Schaltungen der Gruppe an den zweiten Datenausgang DQ1 angelegt. Die übrigen Datenausgänge sind hochohmig geschaltet. Auf diese Weise können im dargestellten Beispiel durch viermaliges Anlegen des Lesebefehls nacheinander das Fehlerdatum der ersten, zweiten, dritten und vierten integrierten Schaltung der Gruppe ausgelesen werden.
Die Testereinheit empfängt die Fehlerdaten der integrierten Schaltungen seriell und kann die so empfangenen Fehlerdaten der jeweiligen integrierten Schaltung 10 zuordnen.
In Figur 3 ist ein Ausschnitt aus einer erfindungsgemäße integrierten Schaltung 10 dargestellt. Die integrierte Schaltung 10 weist Treiberschaltungen 20 auf, die die Daten auf die Datenausgänge DQO bis DQ3 treiben. In einem Testmodus, der durch ein Testsignal TS angezeigt wird, wird eine Schalteinrichtung 21 so geschaltet, dassf anstelle eines regulären Datensignals, das beim Normalbetrieb über die Datenausgänge DQ0-DQ1 ausgegeben werden kann, ein Fehlerdatum über Daten- leitungen 22 den Treiberschaltungen 20 zur Verfügung gestellt wird. Das Fehlerdatum wird von einer Testeinheit 23 bereit gestellt, die abhängig von der anliegenden Adresse die Feh- lerdaten durch Vergleichen von in einen Speicher hineingeschriebenen und ausgelesenen Daten ermittelt werden. Abhängig von dem Testsignal TS wird ebenfalls eine Aktivierungsschaltung 24 angesteuert, die in Form eines Schieberegisters aus- gebildet ist. Die Aktivierungsschaltung 24 ist. aktiviert, wenn der Testmodus, der durch das Testsignal angezeigt wird, eingenommen ist. Dass Fehlerdaten ausgelesen werden sollen, wird mit Hilfe eines Lesebefehlssignals LS angezeigt, das der Aktivierungsschaltung 24 ebenfalls zur Verfügung gestellt wird.
Die Aktivierungsschaltung 24 weist zu einem Schieberegister verschaltete Register 25 auf, deren Ausgänge mit den Treiberschaltungen 20 verbunden sind. Je nach Inhalt der Register 25 ist diese Treiberschaltung 20 so geschaltet, dass das an der jeweiligen Datenleitung 22 anliegende Datensignal an den jeweiligen Datenausgang DQO bis DQ3 weitergegeben wird oder dass der jeweilige Datenausgang DQO bis DQ3 hochohmig geschaltet wird. Beispielsweise kann vorgesehen sein, dass wenn eine logische „1" in dem jeweiligen Register 25 gespeichert ist, die Treiberschaltung 20 das anliegende Datum an dem Datenausgang DQO bis DQ3 weitergibt und bei einer logischen „0" den jeweiligen Datenausgang DQO bis DQ3 hochohmig schaltet. Die Register 25 können auch so ausgestaltet sein, dass sie im aktivierenden Zustand eine logische „lλλ ausgeben und im nicht-aktivierenden Zustand hochohmig geschaltet sind. Die Treiberschaltungen 20 sind dann so gestaltet, dass sie den Datenausgang DQO bis DQ3 mit den entsprechenden Registern 25 verbinden, sobald diese hochohmig geschaltet sind.
Wird ein Lesesignal angelegt, wird das erste Register (von oben betrachtet) aktiv geschaltet, so dass das Fehlerdatum an der ersten Treiberschaltung 20 (von oben betrachtet) durchgeschaltet wird, so dass das Fehlerdatum an dem ersten Daten- ausgang DQO angelegt ist. Die übrigen Treiberschaltungen 20 sind so geschaltet, dass die zweiten, dritten und vierten Datenausgänge DQ1, DQ2, DQ3 hochohmig geschaltet sind. Mit dem Anlegen des nächsten Lesebefehls wird ein weiteres Lesebefehlssignal LS generiert, so dass nun das erste Register 25 wieder deaktiviert wird und das darauffolgende zweite Register 25 aktiviert wird. Dies führt dazu, dass nun das entspre- chende zweite Bit des Fehlerdatums an den zweiten Datenausgang DQ1 angelegt wird, während die übrigen Datenausgänge DQO, DQ2, DQ3 hochohmig geschaltet werden.
In Figur 4 ist dargestellt, wie nacheinander abhängig von dem anliegenden Lesebefehl jeder der Datenausgänge so geschaltet wird, dass das entsprechende Bit des Fehlerdatums, das ausgelesen werden soll, anliegt. Eine logische „1" schaltet die jeweilige Treiberschaltung so, dass das Bit des Fehlerdatums durchgeschaltet wird, eine logische „0λ bewirkt, dass die betreffende Treiberschaltung 20 hochohmig geschaltet wird.
Mit jedem Lesebefehl LS wird die logische „1" in das nächste Register 25 weitergeschoben. Auf diese Weise werden die Fehlerdaten der integrierten Schaltungen nacheinander auf die Datenleitung DO ausgegeben.
Der Lesebefehl wird von der Testereinheit, d. h. von extern, vorgegeben. Es werden insgesamt so viele Lesebefehle pro Adresse generiert, wie es der Anzahl der integrierten Schaltungen entspricht.

Claims

Patentansprüche
1. Integrierte Schaltung (10) mit einer Testschaltung zum Auslesen eines Fehlerdatum aus der integrierten Schaltung (10) gemäß einem Testmodus, wobei das Fehlerdatum über einen ersten und einen zweiten Datenausgang (DQ0- DQ3) ausgebbar ist, wobei eine Adresse und ein Lesebefehl an die integrierte Schaltung (10) anlegbar sind, um das der Adresse zugeordnete Fehlerdatum über einen der Datenausgänge auszulesen, dadurch gekennzeichnet, dass die Testschaltung so gestaltet ist, um bei einem Anlegen eines ersten Lesebefehls das Fehlerdatum an dem ersten Datenausgang auszugeben und den zweiten Datenausgang (DQ0-DQ3) hochohmig zu schalten, und um bei einem Anlegen eines zweiten Lesebefehls an dem zweiten Datenausgang (DQ0-DQ3) das Fehlerdatum auszugeben und den ersten Datenausgang hochohmig zu schalten.
2. Integrierte Schaltung (10) nach Anspruch 1, dadurch gekennzeichnet, dass für jeden der Datenausgänge (DQ0- DQ3) eine Treiberschaltung (20) vorgesehen ist, die entweder hochohmig oder derart schaltbar ist, um das an der Treiberschaltung (20) anliegende Fehlerdatum auszugeben.
3. Integrierte Schaltung (10) nach Anspruch 2, dadurch gekennzeichnet, dass die Treiberschaltungen (20) jeweils einen Steuereingang und einen Dateneingang zum Anlegen des Fehlerdatums aufweisen, um bei einem an den Steuereingang angelegten Aktiv-Signal das an dem Dateneingang anliegende Fehlerdatum auszugeben und bei einem voll- ständigen Trennen des Steuereingangs von einem Potential und/oder bei einem Passiv-Signal den Datenausgang hochohmig zu schalten.
4. Integrierte Schaltung (10) nach Anspruch 3, dadurch gekennzeichnet, dass eine Aktivierungsschaltung (24) mit den Steuereingängen der Treiberschaltungen verbunden ist, um in einem Testmodus bei Anlegen des ersten Lesebefehls das Aktiv-Signal an die erste Treiberschaltung (20) auszugeben und den zweiten Datenausgang vollständig von einem Potential zu trennen, und um bei Anlegen des zweiten Lesebefehls das Aktiv-Signal an die zweite Treiberschaltung (20) auszugeben, während der erste Datenausgang hochohmig geschaltet wird.
5. Integrierte Schaltung (10) nach Anspruch 4, dadurch gekennzeichnet, dass die Aktivierungsschaltung in einem Normalbetriebsmodus das an dem jeweiligen Dateneingang anliegende Datum an den Datenausgang (DQ0-DQ3) weiter- gibt.
6. Testsystem zum Testen einer Anzahl von integrierten Schaltungen (10) nach Anspruch 1 bis 5, wobei die integrierten Schaltungen mit einer Testereinheit (11) ü- ber gemeinsame Adress- und Kommandoleitungen (3) verbunden sind, um zum parallelen Testen der integrierten Schaltungen (10) Speicherbereiche zum Auslesen von Fehlerdaten zu adressieren, wobei das Fehlerdatum aus einer Gruppe der integrierten Schaltungen über eine Da- tenleitung (DO) auslesbar ist, wobei der erste Datenausgang (DQ0-DQ3) einer ersten integrierten Schaltung (10) der Gruppe (G0-G3) der integrierten Schaltungen (10) mit der Datenleitung (DO) verbunden ist und der zweite Datenausgang einer zweiten integrierten Schaltung (10) der Gruppe (G0-G3) der integrierten Schaltung (10) mit der Datenleitung verbunden ist.
Testsystem nach Anspruch 6, dadurch gekennzeichnet, dass die integrierten Schaltungen (10) auf einem Testboard angeschlossen sind, dass über die Adress-, Kommando- und Datenleitungen mit der Testereinheit (11) verbunden ist.
8. Testsystem nach Anspruch 6, dadurch gekennzeichnet, dass die integrierten Schaltungen (10) auf einem unzer- sägten Wafer angeordnet sind, die über eine Full-Wafer- Kontaktiervorrichtung über die Adress-, Kommando- und Datenleitungen mit der Testereinheit verbunden sind.
9. Verfahren zum Auslesen von Fehlerdaten von gemeinsam zu testenden integrierten Schaltungen (10) in einem Testsystem nach einem der Ansprüche 6 bis 8, wobei eine Adresse und ein Lesebefehl an die integrierten Schaltungen (10) angelegt werden, um jeweils das der Adresse zugeordnete Fehlerdatum auszulesen, wobei nacheinander ein erster und ein zweiter Lesebefehl an die integrierten Schaltungen (10) angelegt wer- den, so dass an der Datenleitung (DO) bei Anliegen des ersten Lesebefehls das Fehlerdatum der ersten integrierten Schaltung der Gruppe der integrierten Schaltungen (10) und beim Anliegen des zweiten Lesebefehls das Fehlerdatum der zweiten integrierten Schaltung der Gruppe der integrierten Schaltungen ausgelesen werden kann.
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