DE10037988B4

DE10037988B4 - Vorrichtung und Verfahren zum Testen von Halbleiterspeichern

Info

Publication number: DE10037988B4
Application number: DE10037988A
Authority: DE
Inventors: Martin Dr. Rieger
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2000-08-03
Filing date: 2000-08-03
Publication date: 2005-03-17
Anticipated expiration: 2020-08-04
Also published as: US20020015343A1; US6466495B2; DE10037988A1

Abstract

Elektronische Schaltung zur Ausgabe von Inhalten einer Speichermatrix (1) an eine Testvorrichtung mit Datenausgängen (DQ0-DQ7, RDQ), mit Adresseingängen (A0-A9, Ax) und mit der Speichermatrix (1), die Speicherplätze aufweist,
wobei die Speicherplätze eine Adresse aufweisen, über deren Angabe ein Datum, das am Speicherplatz abgelegt ist, über die Datenausgänge (DQ0-DQ7, RDQ) auslesbar ist,
wobei die Datenausgänge an eine Testvorrichtung (3) anschließbar sind,
dadurch gekennzeichnet, dass
eine Ausgabeschaltung (2) vorgesehen ist, die mit zumindest einem der Adresseingänge (A0-A9, Ax) und mit Datenausgängen (DQ0-DQ7, RDQ) verbunden ist,
wobei die Datenausgänge (DQ0-DQ7, RDQ) einen oder mehrere bestimmte Datenausgänge (RDQ) aufweisen,
wobei die Ausgabeschaltung (2) mit der Speichermatrix (1) verbunden ist, um in der Speichermatrix (1) gespeicherte Daten an die Ausgabeschaltung (2) auszulesen, und
dass die Ausgabeschaltung (2) das adressierte Datum in Abhängigkeit von der Adresse des Datums auf die unterschiedlichen Datenausgänge (DQ0-DQ7, RDQ) ausgibt, wobei die Ausgabe des...

Description

Die Erfindung betrifft eine Vorrichtung und ein Verfahren zum Testen von Halbleiterspeichern. Sie betrifft insbesondere eine Vorrichtung zum Testen von Halbleiterspeichern mit einem Hauptzellenfeld und einem redundanten Speicherzellenbereich mit einer herkömmlichen Testapparatur.
Testapparaturen weisen oft einen eigenen Fehlerspeicher zum Abspeichern von Fehlerbildern auf. Ein solcher Fehlerspeicher ist teuer und kann immer nur bis zu einer maximalen Größe ausgebaut werden, so daß sich dadurch eine Begrenzung der Größe und Anzahl parallel testbarer Halbleiterspeicher ergibt. Der Fehlerspeicher ist bei vielen kommerziellen Testsystemen mit bestimmten Testereingängen fest verbunden.
Gleichzeitig ist es üblich, daß Tester mit einer Anzahl von Eingängen pro Chip ausgestattet sind, die ein Vielfaches von neun beträgt, um das Testen von Chips mit einem Paritätsbit pro Byte zu ermöglichen. Für die vielen Chiptypen ohne ein solches Paritätsbit bleiben diese Eingänge in der Regel unbelegt.
Wenn, wie oben angesprochen, mit diesen Eingängen Fehlerspeicherkapazität fest verbunden ist, ist es wünschenswert, diesen Fehlerspeicher trotzdem nutzbar zu machen, um eine möglichst hohe Anzahl von Chips gleichzeitig testen zu können oder um bei den Anschaffungskosten des in der Regel mit schnellen SRAMs realisierten Fehlerspeichers zu sparen.
Halbleiterspeicher weisen üblicherweise neben dem Hauptzellenfeld auch einen redundanten Speicherzellenbereich auf. Dieser redundante Speicherzellenbereich ist vorgesehen, um fehlerhafte Speicherzellenbereiche ersetzen zu können. Das Ersetzen wird vorgenommen, indem nach dem Testen bestimmte Schmelzdrähte, Fuses genannt, auf dem Chip mit einem Laser durchtrennt werden. Dadurch wird ein Segment, in dem sich eine fehlerhafte Zelle befindet, abgeschaltet und durch ein funktionsfähiges Segment des redundanten Speicherzellenbereichs ersetzt. Beim Testen von Halbleiterspeichern ist selbstverständlich auch darauf zu achten, daß ein fehlerhaftes Segment des Hauptzellenfeldes nicht durch ein fehlerhaftes Segment des redundanten Speicherzellenbereichs ersetzt wird. Daraus ergibt sich die Notwendigkeit, auch die Zellen des redundanten Speicherzellenbereichs zu testen.
Die Größe des redundanten Speicherzellenbereichs beträgt in der Regel wenige Prozent des Hauptzellenfeldes. Der Fehlerspeicher heute üblicher Testsysteme ist aber oft nur in Potenzen von 2 pro Eingang konfigurierbar, so daß, wenn das Hauptzellenfeld allein bereits den ganzen vorhandenen Fehlerspeicher belegt, durch die Notwendigkeit, auch die relativ wenigen redundanten Zellen abzuprüfen, mit herkömmlichen Verfahren die Testparallelität halbiert werden muß oder, wenn noch möglich, eine teure Aufrüstung des Testers mit dem doppelten Fehlerspeicher erforderlich wird.

Die Druckschrift US 5,995,424 zeigt ein Speichertestsystem zur Bestimmung von Testparametern verschiedener Speicherbauelemente. In dem Speichertestsystem werden Tabellen zur Verfügung gestellt, in denen Bitmuster gespeichert sind, mit denen unterschiedliche synchrone Speicher getestet werden können. Die Tabellen werden durch ein Identifikationsverfahren aufgerufen, um den Typ, die Steuerleitungskonfiguration und die Datenbreite und Datentiefe der Speichervorrichtung zu identifizieren.

Die Druckschrift US 5,841,709 offenbart eine Speichervorrichtung mit einem Hauptzellenfeld und einem redundanten Speicherzellenbereich. Es werden zwei Testmodi beschrieben, wobei mithilfe der beiden Testmodi die redundanten Speicherzellen bereiche getestet werden sollen, bevor die defekten Speicherzellen des Hauptzellenfeldes zugeordnet worden sind.

Aus der Druckschrift US 5,867,504 ist eine Speichervorrichtung mit einem Hauptzellenfeld und einem redundanten Speicherzellenbereich bekannt, wobei an den Datenausgängen entweder Inhalte von Speicherzellen des Hauptzellenfelds oder Inhalte von Speicherzellen des redundanten Speicherzellenbereichs ausgegeben werden.

Aus der Druckschrift DE 695 06 337 T2 ist ein integrierter Halbleiterschaltkreis bekannt, bei dem eine Datenzufuhr abhängig von einem Zeitsteuersignal gesteuert wird.

Es ist Aufgabe der Erfindung, ein Verfahren bzw. eine Vorrichtung vorzusehen, mit der/dem der redundante Speicherzellenbereich von Halbleiterspeichern mit einem minimalen Testerspeicher getestet werden kann.

Diese Aufgabe wird durch die elektronische Schaltung nach Anspruch 1, die Vorrichtung nach Anspruch 5 und durch das Verfahren nach Anspruch 13 gelöst.

Die elektronische Schaltung weist demnach Adresseingänge, Datenausgänge und eine Speichermatrix auf. Die Speicherplätze der Speichermatrix sind über die Adresseingänge adressierbar und geben ein Datum über die Datenausgänge aus. Die Schaltung weist weiterhin eine Ausgabeschaltung auf, die zumindest mit einem der Adresseingänge, mit der Speichermatrix und mit den Datenausgängen verbunden ist. Die Ausgabeschaltung gibt ein Datum in Abhängigkeit von seiner Adresse auf unterschiedliche Datenausgänge aus. Eine derartige Schaltung kann in einer Testvorrichtung eingesetzt werden. Diese schaltet dann beim Testen des Hauptzellenfeldes die Ausgänge der Speichermatrix auf den Tester durch. Der redundante Speicherzellenbereich wird über einen oder mehrere dedizierte Datenausgänge der Schaltung getestet, die üblicherweise an Paritätsbiteingängen der Testvorrichtung anliegen. Ohne daß dies eine Beschränkung darstellt, wird im weiteren häufig nur von einem weiteren Datenausgang gesprochen. Dadurch ist es möglich, eine erhebliche Menge des testereigenen Fehlerspeichers einzusparen, bzw. bei gegebener maximaler Größe desselben die Testparallelität zu erhöhen. Die elektronische Schaltung sieht weiterhin vor, beim Testen des redundanten Speicherzellenbereichs die Dateneingänge der Schaltung bitweise an den bestimmten Datenausgang anzulegen. Dieses bitweise Anlegen kann durch eine Anzahl der Adresseingänge gesteuert werden. Dadurch kann die Anforderung an die Größe des mit den regulären Dateneingängen des Testers verbundenen Fehlerspeichers reduziert werden. Anstelle dessen kann nun für das Testen von Paritätsausgängen verfügbarer Speicherplatz genutzt werden.

Weitere vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.

Weiterhin kann vorgesehen sein, daß die Adresseingänge einen bestimmten Adresseingang aufweisen, der zur Adressierung des redundanten Speicherzellenbereichs verwendet wird, und welcher der Schaltung signalisiert, daß die Ausgabe der Daten auf andere Datenausgänge vorgenommen werden soll. Dadurch kann die Anzahl der notwendigen Adressleitungen minimiert werden, da ein solcher bestimmter Adresseingang ohnehin für die Adressierung des jeweiligen Speicherzellenbereichs benötigt wird.

Bei einer bevorzugten Ausführungsform weist die Speichermatrix keinen Ausgang für ein Paritätsbit auf. Dadurch entfällt das Testen eines Paritätsbit, wodurch in der Testvorrichtung Speicherplatz verbleibt, der durch die erfindungsgemäße Vorrichtung genutzt werden kann.

Vorzugsweise ist der bestimmte Datenausgang der Schaltung mit einem Paritätsbit-Eingang der Testvorrichtung verbunden. Damit kann der in der Testvorrichtung zum Testen des Paritätsbit vorhandene Speicher für den Test des redundanten Speicherzellenbereichs genutzt werden.

Es kann weiterhin vorgesehen sein, daß zur Ausgabe an dem bestimmten Datenausgang andere Adresseingänge verwendet werden, als zum Adressieren des redundanten Speicherzellenbereichs. Durch diese Maßnahme lassen sich Adressierungskonflikte vermeiden, die entstünden, wenn sowohl die redundanten Speicherzellenbereiche als auch die darin gespeicherten einzelnen Bits mit gleichen oder teilweise gleichen Adressen angesprochen würden.

Es ist weiterhin vorgesehen, daß das o.a. Verfahren zum Testen einer Speichermatrix umfaßt, daß alle Bits der Adresseninhalte der redundanten Speicherzellenbereiche nacheinander an den bestimmten Datenausgang der Testvorrichtung ausgegeben werden.

Weitere Einzelheiten, Vorteile und Merkmale ergeben sich aus der nachfolgenden Beschreibung eines Ausführungsbeispiels anhand der beigefügten Zeichnung. Es zeigt:
1 die Verwendung der erfindungsgemäßen Schaltung zum Testen eines Zellenfeldes mit einer 9 Bit-Testapparatur.
1 zeigt ein Zellenfeld 1, das in ein Hauptzellenfeld 11 und einen redundanten Bereich 12 unterteilt ist. Das Hauptzellenfeld mit 1024 Wortleitungs- und 256 Spaltenadressen wird über die Adressbits A0 bis A9 adressiert. Darüber hinaus gibt es je acht weitere Zeilen- und Spaltenadressen für den redundanten Bereich. Die Adressierung einer Adresse im redundanten Speicherzellenbereich 12 wird mit Hilfe des Adressbits AX durchgeführt. Ist AX aktiv, bestimmen die Wortleitungsadressbits A0 bis A2 eine Adresse im redundanten Speicherzellenbereich 12.
Eine Redundanzbit-Schaltung 2 (RB-Schaltung) ist mit den 8 Bit-Ausgängen B0-B7 aus dem Zellenfeld 1 und den Wortleitungsadressbits A3-A5 und AX verbunden. Erhält sie über die Ausgänge B0-B7 die Testergebnisse aus dem Hauptzellenfeld 11, d. h. das Adressbit AX ist nicht aktiviert, so gibt sie diese Testergebnisse über die Leitungen DQ0 bis DQ7 an den Tester aus. RDQ liegt dann vorzugsweise auf dem Wert „0".
Beim Testen des redundanten Speicherzellenbereichs 12 werden die Inhalte der dort befindlichen Speicherzellen ebenfalls über die Ausgänge B0-B7 an die Redundanzbit-Schaltung 2 weitergegeben. Die Wortleitungsadresse des redundanten Speicherzellenbereichs 12 entspricht in diesem Fall den Bits A0-A2. Das Adressbit AX zeigt dann der Redundanzbit-Schaltung 2 an, daß die nun an B0-B7 anliegenden Werte den Inhalt des redundanten Speicherzellenbereichs 12 darstellen. Dies bewirkt nun, daß die Redundanzbit-Schaltung auf die Tester-Eingänge DQ0 bis DQ7 einen definierten Wert, z. B. eine logische „0" oder „1", anlegt oder diese Eingänge hochohmig werden läßt. Die Wortleitungsadressbits A3 bis A5, die ebenfalls mit der Redundanzbit-Schaltung 2 verbunden sind, werden nun so genutzt, daß sie angeben, welches Bit des Testergebnisses aus dem Zellenfeld 1 auf den Ausgang RDQ der Redundanzbit-Schaltung 2 an den Paritätsbiteingang RDQ des Testers angelegt wird. Beim Testen des redundanten Speicherzellenbereichs 12 werden somit die Testergebnisse bitweise nacheinander an den Tester über dessen Paritätsbit-Eingang RDQ ausgegeben. Dazu müssen lediglich zum Ausgeben eines Bytes die Werte von 0 bis 7, besser „000" bis „111" in binärer Schreibweise, an den Bits A3 bis A5 angelegt werden.
Auf diese Weise ermöglicht es die Redundanzbit-Schaltung 2 also, allgemein gesprochen, gemäß der üblichen Verfahrensweise Teile von Inhalten oder Testergebnissen einer Speichermatrix direkt auf parallele Weise an bestimmte Eingänge des Testers auszugeben, während andere Teile des Speichers Bit für Bit an andere Eingänge des Testers übertragen werden. Bei einer Anwendung der erfindungsgemäßen Schaltung bzw. des erfindungsgemäßen Verfahrens wird somit bislang ungenutzter Testerspeicher genutzt. Dies ist insbesondere beim Testen von Speichern ohne Paritätsbit-Ausgang sinnvoll, da dadurch eine höhere Testerparallelität erreicht, bzw. eine kostenintensive Vergrößerung des Fehlerspeichers vermieden werden kann.
Selbstverständlich können mit dieser Vorrichtung und diesem Verfahren auch zwei zu 4 Bit organisierte Speichermatrizen ohne Paritätsbit getestet werden. Dazu werden die redundanten Speicherzellenbereiche der beiden Speichermatrizen jeweils nacheinander bitweise an den Paritätsbit-Eingang der Testvorrichtung ausgegeben.
Die in der vorrangehenden Beschreibung, den Ansprüchen und der Zeichnung offenbarten Merkmale der Erfindung, können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

Claims

Elektronische Schaltung zur Ausgabe von Inhalten einer Speichermatrix (1) an eine Testvorrichtung mit Datenausgängen (DQ0-DQ7, RDQ), mit Adresseingängen (A0-A9, Ax) und mit der Speichermatrix (1), die Speicherplätze aufweist, wobei die Speicherplätze eine Adresse aufweisen, über deren Angabe ein Datum, das am Speicherplatz abgelegt ist, über die Datenausgänge (DQ0-DQ7, RDQ) auslesbar ist, wobei die Datenausgänge an eine Testvorrichtung (3) anschließbar sind, dadurch gekennzeichnet, dass eine Ausgabeschaltung (2) vorgesehen ist, die mit zumindest einem der Adresseingänge (A0-A9, Ax) und mit Datenausgängen (DQ0-DQ7, RDQ) verbunden ist, wobei die Datenausgänge (DQ0-DQ7, RDQ) einen oder mehrere bestimmte Datenausgänge (RDQ) aufweisen, wobei die Ausgabeschaltung (2) mit der Speichermatrix (1) verbunden ist, um in der Speichermatrix (1) gespeicherte Daten an die Ausgabeschaltung (2) auszulesen, und dass die Ausgabeschaltung (2) das adressierte Datum in Abhängigkeit von der Adresse des Datums auf die unterschiedlichen Datenausgänge (DQ0-DQ7, RDQ) ausgibt, wobei die Ausgabe des Datums über den oder die bestimmten Datenausgänge (DQ0-DQ7, RDQ) über einen oder mehrere der Adresseingänge (A0-A9, Ax) gesteuert ist.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Ausgabe des Datums über den oder die bestimmten Datenausgänge (RDQ) bitweise erfolgt.
Schaltung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass an den Datenausgängen, die nicht zur Ausgabe des Datums vorgesehen sind, ein definierter Wert anliegt, der entweder einer logischen „0" oder einer lo gischen „1" entspricht, oder dass diese Datenausgänge hochohmig sind.
Schaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zumindest einer der Adresseingänge die Ausgabe über die Datenausgänge definiert.
Vorrichtung zum Testen der Funktion einer Speichermatrix mit einer Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Schaltung mit einer Testvorrichtung (3) und der Speichermatrix (1) so verbunden ist, dass Ausgänge (B0-B7) der Speichermatrix (1) an Dateneingängen der Schaltung und die Datenausgänge (DQ0-DQ7, RDQ) der Schaltung an Eingängen der Testvorrichtung (3) anliegen.
Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass die Speichermatrix (1) ein Hauptzellenfeld (11) und einen redundanten Speicherzellenbereich (12) aufweist, wobei in einem ersten Betriebsmodus das Hauptzellenfeld (11) getestet wird und in einem zweiten Betriebsmodus der redundante Speicherzellenbereich (12) getestet wird.
Vorrichtung nach einem der Ansprüche 5 oder 6, dadurch gekennzeichnet, dass die Testvorrichtung mehr Eingänge aufweist, als beim Testen der Speichermatrix ohne die Schaltung (2) nutzbar wären.
Vorrichtung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass die Speichermatrix (1) keinen Ausgang für ein Paritätsbit aufweist.
Vorrichtung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, dass die Testvorrichtung (3) einen Paritätsbit-Eingang aufweist.
Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass der oder die bestimmten Datenausgänge (RDQ) der Schaltung mit dem Paritätsbit-Eingang der Testvorrichtung (3) verbunden ist.
Vorrichtung nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, dass zur Steuerung der Ausgabe an einem der Datenausgänge andere Adresseingänge verwendet werden, als zum Adressieren des redundanten Speicherzellenbereichs.
Vorrichtung nach einem der Ansprüche 5 bis 11, dadurch gekennzeichnet, dass die Speichermatrix dynamische Halbleiterspeicherelemente (DRAM) aufweist.
Verfahren zum Ausgeben eines Datums in einer Speichermatrix (1) über Datenausgänge an eine Testvorrichtung, wobei das Datum in einem Speicherplatz in der Speichermatrix (1) abgelegt ist und unter Angabe der Speicheradresse des Speicherplatzes das Datum des adressierten Speicherplatzes ausgegeben wird, dadurch gekennzeichnet, dass abhängig von der Speicheradresse das Datum an die Datenausgänge oder an einen Paritätsbiteingang der Testvorrichtung ausgegeben wird.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass Daten vorgegebener Speicheradressen seriell über einen der Datenausgänge (RDQ) ausgegeben werden.
Verfahren nach einem der Ansprüche 13 oder 14, gekennzeichnet,t durch folgende Schritte: a) Testen eines Hauptzellenfeldes (11) der Speichermatrix (1) in einem ersten Betriebsmodus; b) Testen eines redundanten Speicherzellenbereichs (12) der Speichermatrix (1) in einem zweiten Betriebsmodus.
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass der Schritt des Testens des redundanten Speicherzellenbereichs (12) weiterhin folgende Schritte aufweist: b1) Ausgeben eines jeweiligen Bits, das durch die Speicheradresse (A0-A9, Ax) bestimmt ist, an einem oder mehreren der Datenausgänge der Testvorrichtung; b2) Wiederholen des Schritts b1) bis alle Bits an den einen oder an die mehreren Datenausgänge angelegt wurden.