DE19680641C2 - Fehlerspeicher-Analysiervorrichtung in einem Halbleiterspeichertestsystem - Google Patents

Abstract

Es wird eine Fehlerspeicheranalysiervorrichtung für ein Halbleitertestsystem bereitgestellt, wobei Fehlerdaten, die eine Vielzahl von Bits umfassen, parallel ausgelesen werden, um innerhalb einer kurzen Zeit die gesamten Fehlerbits zu zählen. Bei einer Fehlerbitzählvorrichtung in einem Fehlerspeicher für ein Halbleiterspeichertestsystem ist ein Fehlerspeicherblock 358 vorgesehen, der beim Messen des MUT als ein einziger Speicher behandelt wird, während er beim Zählen der Anzahl der Fehlerbits auf M-Blöcke aufgeteilt wird, um die gespeicherten Daten mit M Bits gleichzeitig parallel auszulesen. DOLLAR A Des weiteren ist ein Fehlerzähler 360 vorhanden, der die M-Bit-Daten empfängt und entweder die Anzahl der hohen logischen Pegel oder die Anzahl der niedrigen logischen Pegel innerhalb der Daten zu binär kodierten Daten kodiert und die binär kodierten Daten zählt, um die gezählte Anzahl zu akkumulieren.

Description

Technisches Gebiet

Die vorliegende Erfindung betrifft eine Fehlerbit-Zählvorrichtung, die in einem Halbleiterspeichertestsystem zur Fehlerbitanalyse eines (nachfolgend als "MUT" bezeichneten) Speichervorrichtungprüflings verwendet wird.

Stand der Technik

Bei einer redundanz- und reparaturfähigen Speichervorrichtung besitzt eine innere Schaltung für Spalten- und Zeilenadressen neben X- und Y-Adressleitungen zu Reparaturzwecke sowohl in die X- als auch die Y-Adressrichtung eine oder mehrere Adressleitungen. Diese zusätzlichen Adressleitungen werden mit Hilfe eines Laser- Trimmverfahrens durch fehlerhafte Adressleitungen ersetzt, wodurch der Nutzen der Speichervorrichtungen erhöht wird.

Ein Halbleitertestsystem führt verschiedene Arten von Betriebs-Randtests durch, wie z. B. einen Spannungsversorgungsrandtest oder einen Zugriffszeittest. Bei diesen Tests ist das Zählen der Anzahl von Fehlerbits des MUT ein wichtiger Testfaktor. So können beispielsweise beim Testen eines Halbleiterwafers die Schritte zur Herstellung des Wafers abhängig von der Anzahl der Fehlerbits variieren. Ist die Fehlerbitanzahl größer als ein vorgegebener Wert, so wird festgelegt, daß die Vorrichtung fehlerhaft ist und das Herstellungsverfahren wird abgebrochen, da die Vorrichtung nicht repariert werden kann. Ist die Fehlerbitanzahl geringer als der vorgegebene Wert, so wird die Vorrichtung als reparierbar angesehen. Demzufolge wird bei dem Testsystem ein Fehlerzähler zum Zählen der Gesamtanzahl der fehlerhaften Bits des MUT verwendet.

Fig. 4 zeigt einen prinzipiellen Aufbau eines derartigen Speichertestsystems.

Während des Tests werden Ausgangssignale einer Vielzahl von MUTs mit erwarteten Daten einer programmierbaren Datenauswahlvorrichtung (PDS) 60 mit Hilfe eines digitalen Komparators (DC) 75 verglichen und die sich daraus ergebenden Passier/Fehlerinformationen 77 _fail in einem Adressenfehlerspeicher (AFM) 200 eines Fehleranalysierspeichers (FM) 90 gespeichert. Nach dem Test liest der AFM 200 die gespeicherten Informationen aus, um die Fehleranalyse durchzuführen.

Wie in Fig. 5 gezeigt, ist der AFM 200 derart aufgebaut, daß er eine Vielzahl von parallelen Kanälen Q besitzt, um die Gesamtanzahl der fehlerhaften Bits für entsprechende MUTs zu zählen.

Jeder AFM 200 besitzt eine Steuerung 210, einen Adressenzeiger 220, einen Multiplexer (MUX) 230, einen MUX 240, einen Fehlerspeicher 250 und einen Fehlerzähler 260.

Die Adressenspeicherkapazität des Fehlerspeichers 250 ist mindestens so groß wie die des MUT. Der Fehlerspeicher 250 wird zunächst während des Speichertestverfahrens zum Speichern der Passier/Fehlerinformationen verwendet, die sich durch Vergleichen der Ausgangssignale des MUT mit den erwarteten Daten mittels des DC 75 vergeben. Für dieses Verfahren werden Adressensignale eines Mustergenerators (PG) 50 als Adresseninformationen verwendet.

Zweitens werden die in dem Fehlerspeicher 250 gespeicherten Daten während des Fehleranalysierverfahrens ausgelesen, um die Gesamtanzahl der Fehlerbits zu zählen. In diesem Fall werden die Adresseninformationen zum Auslesen der Daten des Fehlerspeichers 250 durch Umschalten des MUX 230 von der Steuerung 210 über den Adressenzeiger 220 bereitgestellt. Sämtliche Adressen werden nacheinander erzeugt und die Fehlerbits werden mit Hilfe des Zählers 260 gezählt. In diesem Beispiel ist der Fehlerzähler 260 eine Zählerart, deren Zählerstand sich erhöht, wenn die Fehlerdaten den Wert "1" aufweisen.

Die Steuerung 210 steuert aufgrund des Empfangs von Fehleranalysierparametern von einer CPU die Reihenfolge der Adressenerzeugung zum Zählen der Fehlerbitanzahl. Der Adressenzeiger 220 erzeugt Adressensignale, die dem Fehlerspeicher 250 zuzuführen sind. Der Adressenzeiger 220 erzeugt das Adressensignal durch Aufwärtszählen für ein gewünschtes Bitgebiet in einem Adressensignal mit N Bits und führt das erzeugte Adressensignal dem MUX 230 zu.

Der MUX 230 ist eine Auswahlvorrichtung, welche bei Empfang eines Auswahlsignals der Steuerung 210 während der Messung die Adressensignale des PG 50 und während der Fehleranalyse die Adressensignale des Adressenzeigers 220 ausgibt.

Der MUX 240 ist eine Auswahlvorrichtung zum Auswählen von dem Fehlerspeicher 250 zuzuführenden Adressensignalen 242 _adr derart, daß der Fehlerspeicher 250 denselben Adressenumfang wie der MUT aufweist. Der MUX 240 liefert beispielsweise Adressensignale, bei denen unbenützte obere Adressen auf Null gesetzt sind.

Vorstehend wurde der prinzipielle Aufbau des AFM 200 erläutert. Nachfolgend wird unter Bezugnahme auf die Zeichnung der Zählbetrieb des AFM 200 beschrieben.

Fig. 6 zeigt beispielhaft in dem Fehlerspeicher 250 gespeicherte Daten, wenn die Anzahl der Adressierungsbits des MUT acht beträgt und die X- und Y-Adressen dem Fehlerspeicher 250 zugeführt werden, wobei die X-Adresse und die Y-Adresse jeweils vier Bits umfassen.

Bei dem in Fig. 6 gezeigten Beispiel wird die Adresse (X, Y) zum Zählen sämtlicher Fehlerdaten nacheinander von (0, 0) auf (F, F) erhöht, um auf sämtliche 256 Adressen zuzugreifen während die Fehlerdaten gezählt werden. In diesem Beispiel beträgt die gezählte Anzahl "18". Da es erforderlich ist, sämtliche Adressen dem Fehlerspeicher zuzuführen und daraus die Fehlerdaten auszulesen, benötigt das Zählen der Anzahl eine lange Zeit, die proportional von der Speicherkapazität abhängt. Demzufolge ist das Zählen der Fehler in einer großen Speichervorrichtung zeitaufwendig.

Aus der DE 38 33 713 ist eine Halbleiterspeichereinrichtung bekannt, die mittels einer Fehlerprüf- und Fehlerkorrektureinrichtung die in einem Halbleiterspeicher gespeicherten Bits auf Fehler überprüft und diese Bitfehler korrigiert. Die in dem Halbleiterspeicher erkannten Bitfehler werden mit Hilfe einer Zähleinrichtung erfaßt und gezählt, wobei die Zähleinrichtung lediglich dann aktiviert wird, wenn ein Potential mit einem höheren Pegel als ein gewöhnlicher logischer Pegel an die Halbleiterspeichereinrichtung angelegt wird.

Wie oben beschrieben, ist es zum Zählen sämtlicher Fehlerdaten erforderlich, sämtliche Adressen an den Fehlerspeicher anzulegen und zum Zählen der Fehlerdaten daraus die Fehlerdaten auszulesen. Demzufolge benötigt das Zählen der Fehler eine von der Kapazität der Speichervorrichtung proportional abhängige Zeit, wodurch wiederum der Testdurchsatz beim Testen von Speichern mit großer Kapazität, wie z. B. 64 MBit oder 250 MBit-Speichervorrichtungen, beeinträchtigt wird.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, Zählmittel bereitzustellen, wodurch die zum Zählen der Fehlerbitanzahl erforderliche Zeit verringert wird, indem gleichzeitig die Daten des Fehlerspeichers mit mehreren Bits ausgelesen und gleichzeitig die Fehlerbits parallel gezählt werden.

Die Aufgabe wird gemäß ihrem Hauptanspruch gelöst. Die Erfindung wird in ihren Unteransprüchen weitergebildet.

Kurze Beschreibung der Zeichnungen

Fig. 1 zeigt ein Blockschaltbild der Struktur eines Fehlerspeichers 350 und eines Fehlerzählers 360 gemäß der vorliegenden Erfindung, wobei die Gesamtanzahl der Fehlerbits mit 4 Bits parallel gezählt werden.

Fig. 2 zeigt ein Blockschaltbild eines erfindungsgemäßen Fehlerzählers 360, der einem Kanal des Speichertestsystems entspricht.

Fig. 3 zeigt eine Kodeumwandlungstabelle für logische Daten des erfindungsgemäßen Kodierers, der die empfangenen Daten in binäre Kodes umwandelt.

Fig. 4 zeigt eine beispielhafte Struktur eines Speichertestsystems.

Fig. 5 zeigt ein Blockschaltbild einer beispielhaften Struktur eines bekannten Adressenfehlerspeichers (AFM) 200 zum Zählen der Gesamtanzahl der Fehlerbits eines Speicherprüflings (MUT).

Fig. 6 zeigt zur Verdeutlichung des Zählens von Fehlern gemäß der bekannten Technologie ein beispielhaftes Diagramm von in einem Fehlerspeicher gespeicherten Daten, wobei die Anzahl der Adressierungsbits acht beträgt.

Fig. 7 zeigt im Vergleich zu Daten, die zum Auslesen der Daten erfindungsgemäß auf 4 Speicherblöcke aufgeteilt sind, eine Darstellung von Daten in einem einzigen Speicherbereich, um die Daten darin einzuschreiben.

Fig. 8 zeigt beispielhaft die erfindungsgemäße Bitzuweisung zur Auswahl der Speicherblöcke.

Bevorzugtes Ausführungsbeispiel zur Durchführung der Erfindung

Es wird ein erfindungsgemäßes Ausführungsbeispiel erläutert, wobei ein Fehleranalysierspeicher beispielhaft auf vier Speicherblöcke aufgeteilt und zum Zählen der Fehlerbitanzahl die gespeicherten Daten mit vier Bits gleichzeitig ausgelesen werden. Wie bei dem in Fig. 6 gezeigten bekannten Beispiel beträgt auch bei diesem Beispiel die Anzahl der Adressierungsbits 8 Bit.

Ähnlich zu der bekannten Technologie wird erfindungsgemäß beim Messen des MUT die Fehlerinformation in einen als einzigen Speicher verwendeten Fehlerspeicherblock 358 gespeichert. Während der Fehleranalyse werden hingegen die Fehlerdaten gleichzeitig mit 4 Bits parallel ausgelesen, um die Fehlerbitanzahl zu zählen.

Fig. 1 zeigt eine erfindungsgemäße Schaltungsanordnung von Fehlerzählmitteln, die einem Kanal des Speichertestsystems entsprechen. Diese Schaltungsanordnung besteht aus einem Fehlerspeicher und einem Fehlerzähler zum Zählen der gesamten Fehlerbits mit vier parallelen Bits.

Fig. 8 zeigt beispielhaft die Bitzuweisung zur Auswahl der Blöcke innerhalb des Fehlerspeichers.

Wie in Fig. 1 gezeigt, umfaßt der Fehlerspeicher 350 einen Dekoder 352, ein OR-Gatter 356 und einen Fehlerspeicherblock 358.

Der Fehlerspeicherblock 358 ist derart aufgebaut, daß der Fehlerspeicher in 4 Speicherblöcke aufgeteilt ist. Beim Messen des MUT wird zunächst ein Speichersteuerungsregister 354 auf "0" gesetzt, so daß sämtliche Freigabeanschlüsse CE der Speicherblöcke nicht in einen Freigabezustand gesetzt werden. In diesem Zustand werden obere Adressierungsbits A6 und A7 dem Dekoder 352 zugeführt. Einer der Anschlüsse CE der Speicherblöcke wird mit Hilfe eines der vier Ausgänge des Dekoders 352 aktiviert. Somit wird - wie bei der bekannten Technologie - der Datenschreibvorgang für einen einzigen Speicher ausgeführt. Fig. 7 zeigt für diesen Fall einen Speicheradressierungsbereich. In Fig. 7 sind einem Speicherblock 1 Y-Adressen 0 bis 3, einem Speicherblock 2 Y-Adressen 4 bis 7, einem Speicherblock 3 Y-Adressen 8 bis B bzw. einem Speicherblock 4 Y-Adressen C bis F zugewiesen.

Anschließend wird das Speichersteuerungsregister 354 während des Fehlerspeicheranalyseverfahrens auf "1" gesetzt. Jedes Ausgangssignal des Registers wird dem entsprechenden OR-Gatter 356 zugeführt, welches sämtliche Freigabeanschlüsse CE der Speicherblöcke freigibt. Demzufolge können die vier Speicherblöcke parallel zur gleichen Zeit gelesen werden. In diesem Zustand werden den Speicherblöcken niedrigere Adressierungsbit A0-A5 zugeführt, um in den entsprechenden Adressen die Daten auszulesen.

Fig. 2 zeigt einen Aufbau des einem Kanal des Speichertestsystems entsprechenden Fehlerzählers 360. Der Fehlerzähler 360 umfaßt einen Kodierer 362, einen Akkumulator 364 und ein Zählregister 366.

Der die 4-Bit-Daten von dem Fehlerspeicherblock 358 empfangende Kodierer 362 wandelt die Anzahl der den Wert "1" aufweisenden Daten in binär kodierte Daten um, die 3 Bits umfassen (um 0-4 bezeichnen zu können). Fig. 3 zeigt die Umwandlungstabelle für die logischen Daten des Kodierers 362.

Der Akkumulator 364 akkumuliert die von dem Kodierer 362 kodierten Daten sowie die Daten des Zählregisters 366 und gibt die daraus resultierenden Daten aus, die in dem Zählregister 366 zwischengespeichert werden. Das Zählregister 366 ist ein Zwischenspeicherregister, welches mindestens die der Speicherkapazität entsprechende Anzahl von Bits speichern kann. Vor Inbetriebnahme wird das Zählregister 366 gelöscht.

Bei dem erfindungsgemäßen Fehlerzählverfahren wird die Adressenerzeugung auf ein Viertel verringert, so daß ebenfalls die für das Zählen der Fehlerbits erforderliche Zeit im Vergleich zu der bekannten Technologie auf ein Viertel verringert wird.

Die vorliegende Erfindung wurde mit Hilfe des vorhergehenden Ausführungsbeispiels anhand eines auf vier Speicherblöcke aufgeteilten Fehleranalysierspeichers erläutert. Der Fehleranalysierspeicher kann jedoch auf eine beliebige Anzahl von Speicherblöcken M (beispielsweise 16, 32 oder 64) aufgeteilt sein, solange ein Kodierer, ein Akkumulator und ein Zählregister bereit gestellt werden, die einen der Anzahl der Speicherblöcke entsprechenden Aufbau aufweisen und die erfindungsgemäße Wirkungen verwirklichen können.

Industrielle Anwendbarkeit

Aufgrund des zuvor beschriebenen Aufbaus weist die vorliegende Erfindung folgende Wirkungen auf.

Es wird der Fehlerspeicherblock 358 bereitgestellt, wobei der Fehlerspeicher auf M Speicherblöcke aufgeteilt ist, um daraus die Daten gleichzeitig auszulesen. Während des Messens des MUT wird der Fehlerspeicherblock 358 als ein einziger Speicher behandelt, und die Daten werden in den Fehlerspeicherblock 358 hineingeschrieben. Während der Fehleranalyse werden die Speicher sämtlicher M Speicherblöcke freigegeben, so daß die Daten der M Speicher gleichzeitig parallel ausgelesen werden. Die ausgelesenen Daten werden mit Hilfe eines Kodierers in binär kodierte Daten umgewandelt und zum Zählen der Fehler akkumuliert. Demzufolge wird die Adressenerzeugung im Vergleich zu der bekannten Technologie sowie die zum Zählen der Fehler erforderliche Zeit auf 1/M reduziert.

Claims (3)

1. Fehleranalysiervorrichtung für ein Halbleiterspeicher-Testsystem,
mit einem Fehlerspeicher (358) zum Speichern der während eines Tests eines Halbleiterspeicherprüflings (MUT) ermittelten Fehlerbits, und
mit einerm Fehlerzähler (360) zum Zählen der in dem Fehlerspeicher (358) gespeicherten Fehlerbits,
dadurch gekennzeichnet,
daß der Fehlerspeicher (358) in M Fehlerspeicherblöcke aufgeteilt ist,
wobei die M Fehlerspeicherblöcke während des Tests des Halbleiterspeicherprüflings (MUT) als Einheit behandelt und als Einheit adressiert werden und unterschiedlichen Adressenbereichen des Fehlerspeichers (358) zugeordnet sind, um darin die entsprechenden Fehlerbits zu speichern, und
wobei die M Fehlerspeicherblöcke zum Zählen der in dem Fehlerspeicher (358) gespeicherten Fehlerbits getrennt behandelt und getrennt adressiert werden, um die Fehlerbits der einzelnen Fehlerspeicherblöcke mit M Bits parallel auszulesen, und
daß der Fehlerzähler (360) die Anzahl der in den parallelen M Bits der M Fehlerspeicherblöcken enthaltenen Fehlerbits zählt.

2. Fehleranalysiervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Fehlerzähler (360) zum Zählen der Fehlerbits die Anzahl der in den parallelen M Bits enthaltenen positiven oder negativen logischen Pegel zählt.

3. Fehleranalysiervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Fehlerzähler (360) umfaßt:
einen Kodierer (362), der nach Empfang der parallelen M Bits der M Fehlerspeicherblöcke des Fehlerspeichers (358) die Anzahl der in den parallelen M Bits enthaltenen positiven oder negativen logischen Pegel in binär kodierte Daten umwandelt,
einen Akkumulator (364), der die binär kodierten Daten des Kodierers (362) akkumuliert, und
ein Zählregister (366), welches das jeweilige akkumulierte Ergebnis des Akkumulators (364) zwischenspeichert.