KR100277108B1 - 반도체 메모리 시험장치의 메모리 불량 해석 장치 - Google Patents

반도체 메모리 시험장치의 메모리 불량 해석 장치 Download PDF

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Abstract

반도체 메모리 시험장치의 페일 메모리의 페일 개수를 계수할 때에 페일 메모리(250)로부터 복수 비트의 데이타를 동시에 판독하여 병렬로 페일을 계수하여 페일 계수 처리시간의 단축을 실현한다. 이를 위해서, 반도체 메모리 시험장치의 페일 메모리의 페일수 계수장치에 있어서, MUT 측정을 실시할 때에는 단일 메모리라고 간주하여 페일 데이타가 기록되고, 페일의 계수를 실시할 때에는 M 블록으로 분할하여 M비트 병렬로 동시에 판독하는 체일 메모리 블록(358)을 설치하며, 상기 M비트 데이타를 받아서 이 데이타의 하이/로우 중 어느 논리 레벨의 개수를 2진 바이너리코드 데이타로 인코드 변환하여 누적 가산하는 페일 카운터(360)를 설치한다.

Description

[발명의 명칭]
반도체 메모리 시험장치의 메모리 불량 해석 장치
[기술분야]
본 발명은 반도체 메모리 시험 장치에서 피시험 메모리 디바이스(이하, 'MUT'라 칭한다)의 불량 비트 해석용으로 사용하는 불량 비트수의 계수 장치에 관한 것이다.
[배경기술]
용장 구제 기능을 갖는 메모리 디바이스에서는 내부 회로의 종횡의 X/Y 어드레스선에서 본래의 X/Y 어드레스선 이외에 X/Y 양방향으로 단일 혹은 복수의 구제용 어드레스선을 가지고 있어 레이저 트리밍(laser trimming) 등으로 인한 불량 어드레스선과 교체함으로써 디바이스의 수율을 향상시킨다.
반도체 시험 장치에서는 예컨대, 전원 전압 마진이나 액세스 타임 등의 시험과 같은 각종 MUT 동작 마진을 시험하고, 이 시험 결과에 의해 MUT의 불량 비트수가 몇 개인지를 계수하는 것이 중요한 시험 항목이다. 예컨대, 웨이퍼 시험에 있어서는 불량 개수에 따라서 그 다음의 웨이퍼 처리 공정이 선택된다. 불량 개수가 소정치보다 많으면 구제가 불가능하기 때문에, 이 경우에 불량이라고 판단하여 처리되며, 소정치보다 적으면 구제의 복구 처리가 가능하게 되며, 이를 위하여 MUT의 총 불량 비트수를 계수하는 페일(fail) 카운터가 사용된다.
제4도에는 메모리 시험 시스템의 구성예가 도시된다.
측정시에 복수의 MUT로부터의 출력 신호와 프로그래머블 데이타 선택기(PDS)(60)로부터의 기대치를 디지털 비교기(DC)(75)에서 비교하여, 그 비교 결과의 PASS/FAIL 정보(77) “fail”을 페일 분석 메모리(FM)(90)내의 어드레스 페일 메모리(AFM)(200)의 페일 메모리에 격납한다. 측정후에 AFM(200)은 이 페일 메모리를 판독하여 불량 해석을 실시한다.
AFM(200) 내에는 제5도에 도시된 것과 같이 MUT마다의 총 불량 비트수를 계수하는 복수 Q채널의 회로 부분이 있다.
이 회로 구성은 콘트롤러(210)와, 어드레스 포인터(220)와, MUX(230)와, MUX(240)와, 페일 메모리(250)와, 페일 카운터(260)로 이루어진다.
페일 메모리(250)는 적어도 MUT와 동일한 어드레스 공간의 격납 메모리를 가지고 있다. 첫번째로 측정시에는 MUT 출력 신호를 DC(75)에서 기대치와 비교한 결과의 PASS/FAIL 데이타를 이 페일 메모리(250)에 격납한다. 이 때의 어드레스 정보는 패턴 발생기(PG)(50)로부터의 어드레스 신호가 사용된다.
둘째로, 불량 해석시에는 이 페일 메모리(250)의 데이타를 판독하여 총 불량비트수를 계수한다. 이 때의 어드레스 정보는 MUX(230)를 전환하여 콘트롤러(210)로부터의 어드레스 포인터(220)를 사용한다. 그리고, 모든 어드레스는 순차적으로 발생되고 페일 비트는 페일 카운터(260)에 의해 계수된다. 이 페일 카운터(260)는 페일이 “1”인 경우에 카운트업(count up)하는 카운터이다.
콘트롤러(210)는 CPU로부터의 해석 파라미터를 수신하여, 페일 계수시의 어드레스의 발생 순서를 제어한다. 어드레스 포인터(220)는 페일 메모리(250)에 부여하는 어드레스 발생용이며, N비트 어드레스 신호 중에서 원하는 비트 구간을 고속으로 업·카운트시킨 어드레스 신호를 MUX(230)에 공급한다.
MUX(230)는 콘트롤러(210)로부터 선택 신호를 수신하여, 측정을 실시할 때에는 PG(50)의 어드레스 신호를 출력하고, 불량 해석시에는 상기 어드레스 포인터(220)의 어드레스 신호를 출력하는 셀렉터이다.
MUX(240)는 페일 메모리(250)가 MUT와 같은 어드레스 공간을 가지도록, 공급어드레스 신호(242) adr을 선택하는 셀렉터이다. 예컨대, 사용하지 않는 상위 어드레스 신호를 0값으로 고정하여 공급한다.
이상에서 AFM(200) 구성의 개요를 설명하였다. 이후, 이에 따른 계수 동작에 관하여 도면을 참조하여 설명한다.
제6도는 MUT의 어드레스 비트수가 8비트인 경우에 있어서의 페일 메모리(250)에 격납되어 있는 데이타의 예이며, 여기에서는 X 어드레스를 4비트, Y 어드레스를 4비트로 한 (X, Y) 어드레스를 인가하는 경우를 나타내고 있다.
이 도면에 있어서, 모든 페일 데이타를 계수하기 위해서는 어드레스(X, Y)를 (0, 0)에서부터 (F, F)까지 순차적으로 변화시켜서 256개 어드레스 모두를 액세스하여 페일 개수를 계수해 간다. 이 예에서는 페일 계수치는 “18” 이 된다. 이와 같이 모든 어드레스를 인가하여 판독해야 하기 때문에, 메모리의 용량에 비례하는 계수 시간이 필요하다. 이것은 대용량의 메모리 디바이스에서는 계수 처리를 하는데 많은 시간이 소요되기 때문에 바람직하지 않다.
전술된 바와 같이, 모든 페일 데이타를 계수하기 위해서는 모든 어드레스를 발생시켜서 데이타를 판독하여, 페일 데이타의 유무 회수를 카운트업해야 한다. 이것은 메모리 디바이스의 용량에 비례하여 페일 계수 처리 시간이 많이 소요된다고하는 어려움이 있으며, 대용량인 64 메가비트, 256 메가비트 디바이스에서는 디바이스시험의 효율(through put) 저하를 초래하는 난점이 있다.
그래서, 본 발명이 해결하고자 하는 과제는 페일 계수시에 페일 메모리(250)로부터 복수 비트의 데이타를 동시에 판독하여 병렬로 페일을 계수하는 계수 수단을 제공함으로써 페일 계수 처리 시간의 단축을 실현하는 것을 목적으로 한다.
[발명의 개시]
본 발명의 불량 해석 장치는, 피측정 메모리(MUT)의 불량 해석을 행하는 반도체 메모리 시험 장치용 불량 해석 장치에 있어서, 불량 데이타 취득시에는 상기 MUT에 인가되는 MUT 어드레스 데이타를 포함하는 시험 패턴 신호를 발생하는 패턴발생기와, 상기 불량 데이타 취득시에는 단일 메모리로서 상기 MUT의 불량 데이타를 격납하고, 불량 데이타 해석시에는 동시에 병렬로 액세스되는 복수의 메모리 블록으로 형성되는 페일 메모리와, 상기 불량 데이타 해석시에는 페일 메모리 어드레스 데이타를 발생하는 어드레스 포인터와, 상기 불량 데이타 취득시에는 상기 페일메모리에 상기 MUT 어드레스를 인가하고, 상기 불량 데이타 해석시에는 상기 페일메모리에 상기 페일 메모리 어드레스 데이타를 인가하는 멀티플렉서와, 상기 불량데이타 취득시에는 상기 페일 메모리의 상기 복수의 메모리 블록 중 일부에만 인에이블 신호를 공급하고, 상기 불량 데이타 해석시에는 상기 복수 메모리 블록 전부에 인에이블 신호를 공급하는 인에이블 신호 공급 수단과, 상기 복수 메모리 블록에서 상기 불량 데이타를 병렬로 수신할 때에 상기 페일 메모리의 불량 데이타수를 계수하며, 상기 불량 데이타를 갖는 상기 메모리 블록의 총수를 상기 총수를 나타내는 2진 바이너리코드로 변환하는 인코더를 포함하는 페일 카운터를 구비한다.
이로써, 페일 계수시에 페일 메모리로부터 복수 비트의 페일 데이타를 병렬로 판독하여 단시간에 총 불량 비트수를 계수하는 반도체 메모리 시험 장치의 메모리 불량 해석장치를 실현하게 된다.
페일 카운터(360)는 M개 블록의 페일 메모리 블록(358)으로부터 M개의 데이타를 수신하여, 이 데이타의 하이/로우 중 어느 한 논리 레벨의 개수를 2진 바이너리코드 데이타로 변환하는 인코더(362)와, 상기 인코더(362)로부터의 인코드값과 카운트 레지스터(366)의 값을 가산하여 출력하는 가산기(364)와, 상기 가산된 결과치를 래치하여 유지하는 카운트 레지스터(366)를 포함한다.
[도면의 간단한 설명]
제1도는 본 발명의 총 불량 비트수를 4비트 병렬로 계수하는 경우의 페일 메모리(350)와 페일 카운터(367)의 구성도이다.
제2도는 본 발명의 1 채널분의 페일 카운터(360)의 구성도이다.
제3도는 본 발명의 2진 바이너리코드로 변환하는 인코더의 논리 데이타 변환코드의 도면이다.
제4도는 메모리 시험 시스템의 측정 구성예를 도시한 도면이다.
제5도는 종래의 MUT의 총 불량 비트수를 계수하는 AFM(200) 구성도의 예이다.
제6도는 종래의 어드레스 비트수가 8비트로 한 경우에 있어서의 페일 계수를 설명하는 메모리 격납 데이타의 일례를 도시한 도면이다.
제7도는 본 발명의 기록시의 단일 메모리 공간의 데이타와 판독할 때의 4개의 메모리 블록 분할의 데이타를 대비시킨 도면이다.
제8도는 본 발명의 블록 셀렉트용 비트 할당의 예를 도시한 도면이다.
[실시예]
본 실시예는 불량 해석 메모리를 4개의 블록으로 분할하여, 4비트를 동시에 판독하여 페일 카운트하는 경우의 일례로써 설명한다. 여기서 MuT의 어드레스 비트수는 종래의 설명과 마찬가지로 8비트로 한 경우로 한다.
본 발명에서는 MUT 측정을 실시할 때에는 종래와 마찬가지로 1개의 메모리로서 동작시켜서 페일 메모리 블록(358)에 격납시킨다. 불량 해석을 실시할 때에는 4비트 병렬로 판독하여 페일 계수 처리하는 구성으로 하고 있다.
제1도는 본 발명에 의한 페일 계수 수단의 1 채널분의 회로 구성을 나타내고 있으며, 총 불량 비트수를 4비트 병렬로 계수하는 페일 메모리(350)와 페일 카운터(360)로 이루어진다.
제8도는 본 발명의 블록 셀렉트용 비트 할당의 예를 도시하고 있다.
제1도에 도시된 바와 같이, 페일 메모리(350)는 디코더(352)와, OR 게이트(356)와, 페일 메모리 블록(358)으로 구성된다.
페일 메모리 블록(358)은 페일 메모리를 4 블록으로 분할한 구성이다. 첫째로, MUT 측정을 실시할 때에는 메모리 콘트롤 레지스터(354)를 “0”으로 세트하고, 이 레지스터 출력에 의해서 각 메모리의
Figure kpo00001
단자가 인에이블 상태로 되지 않는 상태로 해둔다. 이 상태에서 상위 어드레스(A6, A7)를 디코더(352)에 입력하여 4개의 디코드 출력 신호 중 어느 1개의 신호에 의해서 1개의 메모리 블록의
Figure kpo00002
단이 인에이블 상태로 되며, 종래와 마찬가지로 단일 메모리로 간주한 기록 동작이 행해진다. 제7도는 이 때의 메모리 어드레스의 공간을 나타내고 있다. 이 도면에서는 Y어드레스(0 ∼ 3)를 메모리 블록 1, Y 어드레스(4 ∼ 7)를 메모리 블록 2, Y 어드레스(8 ∼ B)를 메모리 블록 3, Y 어드레스(C ∼ F)를 메모리 블록 4로 분할한다.
둘째로, 불량 해석을 실시할 때에는 메모리 콘트롤 레지스터(354)를 “1”로 세트한다. 이 레지스터의 출력이 각각의 OR 게이트(356)에 부여되고, 각 메모리의
Figure kpo00003
단자가 모두 인에이블 상태로 된다. 이로써 4개의 메모리를 병렬로 동시에 판독할 수 있게 된다. 이 상태에서 하위 어드레스(AO - 5)를 순차적으로 변환하여 메모리 블록의 각 어드레스 공간의 데이타를 동시에 판독한다.
제2도는 1 채널분의 페일 카운터(360)의 구성도를 도시한다.
페일 카운터(360)는 인코더(362)와, 가산기(364)와, 카운트 레지스터(366)로 구성된다.
인코더(362)는 페일 메모리 블록(358)으로부터 4개의 1비트 데이타를 수신하여, 페일시에 “1”값의 개수를 3비트의 2진 바이너리 코드 데이타(0 ∼ 4의 값)로 변환하는 인코더이다. 이 인코더의 논리 데이타 변환 코드를 제3도에 나타낸다.
가산기(364)는 누적 가산기이며, 상기 인코더(362)로부터의 인코드값과 카운터 레지스트(366)의 값을 가산하여 출력한다. 이 출력을 카운트 레지스터(366)에서 래치하여 유지한다. 여기서 카운트 레지스터(366)는 적어도 메모리 용랑 비트수를 유지할 수 있는 래치 레지스터이며, 초기에 클리어한 후 사용한다.
이들 페일 계수 수단에 의해서 1/4의 어드레스 발생으로 충분하며, 계수 처리 시간도 1/4로 단축할 수 있는 효과를 얻을 수 있다.
상기한 실시예의 설명에서는 불량 해석 메모리를 4개의 블록으로 분할한 경우를 예로 들어 설명하고 있지만, 이것을 M(예컨대 16, 32, 64)개 블록으로 분할하여, 이에 대응한 인코더와 가산기와 카운트 레지스터를 설치한 구성으로 하여도 좋으며, 동일하게 실시할 수 있다.
[산업상이용가능성]
본 발명은 전술된 바와 같이 구성되어 있기 때문에, 이하에 기재하는 것과 같은 효과를 발휘한다.
페일 메모리 구성을 M 블록으로 분할하여 동시에 판독할 수 있는 페일 메모리 블록(358) 구성으로 하여 MUT 측정을 실시할 때에는 단일 메모리로 간주한 기록동작이 행해지고 불량 해석을 실시할 때에는 M 블록의 메모리 전부를 인에이블 상태로 하여 M개의 메모리 데이타를 병렬로 동시에 판독하고, 이것을 2진 바이너리코드 데이타로 인코드 변환하여 누적 가산함으로써 페일수를 계수하는 수단으로 하였다. 그 결과, 1/M의 어드레스 발생 및 계수의 처리 시간을 단축할 수 있는 효과를 얻을 수 있다.

Claims (2)

  1. 피측정 메모리(MUT)의 불량 해석을 행하는 반도체 메모리 시험 장치용 불량해석 장치에 있어서, 불량 데이타 취득시에는 상기 MUT에 인가되는 MUT 어드레스 데이타를 포함하는 시험 패턴 신호를 발생하는 패턴 발생기와; 상기 불량 데이타 취득시에는 단일 메모리로서 상기 MUT의 불량 데이타를 격납하고, 불량 데이타 해석시에는 동시에 병렬로 액세스되는 복수의 메모리 블록으로 형성된 페일 메모리와; 상기 불량 데이타 해석시에는 페일 메모리 어드레스 데이타를 발생하는 어드레스 포인터와; 상기 불량 데이타 취득시에는 상기 페일 메모리에 상기 MUT 어드레스를 인가하고, 상기 불량 데이타 해석시에는 상기 페일 메모리에 상기 페일 메모리 어드레스 데이타를 인가하는 멀티플렉서와; 상기 불량 데이타 취득시에는 상기 페일 메모리의 상기 복수의 메모리 블록중 일부에만 인에이블 신호를 공급하고, 상기 불량 데이타 해석시에는 상기 복수 메모리 블록 전부에 인에이블 신호를 공급하는 인에이블 신호 공급 수단과; 상기 복수 메모리 블록에서 상기 불량 데이타를 병렬로 수신할 때에 상기 페일 메모리의 불량 데이타수를 계수하는 것으로서, 상기 불량 데이타를 갖는 상기 메모리 블록의 총수를 변환하여 상기 총수를 나타내는 2진 바이너코드를 생성하는 인코더를 구비하는 페일 카운터를 포함하는 것을 특징으로 하는 불량 해석 장치.
  2. 제1항에 있어서, 상기 페일 카운터는, 상기 인코더(362)로부터의 인코드 값과 하기의 카운트 레지스터(366)의 값을 가산하여 출력하는 가산기(364)와; 상기 가산된 결과치를 래치하여 유지하는 카운터 레지스터(366)를 구비하는 것을 특징으로 하는 반도체 메모리 시험 장치의 메모리 불량 해석 장치.
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