JPS60174964A - 複数のビツトから成る語の連なりを生成する方法及びその装置 - Google Patents
複数のビツトから成る語の連なりを生成する方法及びその装置Info
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- JPS60174964A JPS60174964A JP59227621A JP22762184A JPS60174964A JP S60174964 A JPS60174964 A JP S60174964A JP 59227621 A JP59227621 A JP 59227621A JP 22762184 A JP22762184 A JP 22762184A JP S60174964 A JPS60174964 A JP S60174964A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数のビットから成っている語のＮ個の集合
から選択された多数ビットの語の連なりを生成する方法
及びそのための装置に関するものである。Ｎは、１ 、
０００単位の様なかなり大きな整数であってよい。本発
明は、特に自動検査装置に適用することができるが、こ
れに限定されるものではない。本発明の背景として、そ
の様な装置に発生する特別な問題をやや詳しく説明する
。
から選択された多数ビットの語の連なりを生成する方法
及びそのための装置に関するものである。Ｎは、１ 、
０００単位の様なかなり大きな整数であってよい。本発
明は、特に自動検査装置に適用することができるが、こ
れに限定されるものではない。本発明の背景として、そ
の様な装置に発生する特別な問題をやや詳しく説明する
。
従来の技術
複雑な電気回路の検査を自動化するために、被検査装置
の選択された点に接触する複数のピンを有する検査装置
を準備することが知られている。
の選択された点に接触する複数のピンを有する検査装置
を準備することが知られている。
これら各々のピンには、入出力回路及び制御論理が接続
されている。これらの入出力回路及び制御論理は、ピン
が２進数の検査入力を供給するか、又は対応する回路の
点におけるレベルを感知するために使用され得るように
している。このような検査装置は、非常に多種類の異な
る回路を検査するために、容易に構成され得る必要があ
る。そしてこのために、一連の検査を記憶するためのＲ
ＡＭを使用することが知られている。ＲＡＭの各々のア
ドレスでは、各々のピンに対する指令語の集合をメモリ
が有している。これらの指令語は４ビツトであってよく
、５１２本のピンを有する検査装置では、巾が２０４８
ビツトの大きなＲＡＭが必要である。４ビツトの指令語
は、何れのピンに対しても１６種類の指令を割り当てる
ことができる。これら１６種類の指令は、通常は０００
０である無操作（ＮＯ，Ｐ）指令をも含んでいる。他の
指令は、ピンが人力若しくは出力に使用されるか、又は
、ピンがレベルＯか若しくはレベル１であるかを決定す
る。
されている。これらの入出力回路及び制御論理は、ピン
が２進数の検査入力を供給するか、又は対応する回路の
点におけるレベルを感知するために使用され得るように
している。このような検査装置は、非常に多種類の異な
る回路を検査するために、容易に構成され得る必要があ
る。そしてこのために、一連の検査を記憶するためのＲ
ＡＭを使用することが知られている。ＲＡＭの各々のア
ドレスでは、各々のピンに対する指令語の集合をメモリ
が有している。これらの指令語は４ビツトであってよく
、５１２本のピンを有する検査装置では、巾が２０４８
ビツトの大きなＲＡＭが必要である。４ビツトの指令語
は、何れのピンに対しても１６種類の指令を割り当てる
ことができる。これら１６種類の指令は、通常は０００
０である無操作（ＮＯ，Ｐ）指令をも含んでいる。他の
指令は、ピンが人力若しくは出力に使用されるか、又は
、ピンがレベルＯか若しくはレベル１であるかを決定す
る。
ピンのための入出力回路は、以降においてはＨ／Ｌフリ
ップフロップと表現する高／低フリ・ノブフロ・７ブを
有している。このＨ／Ｌフリッププロップは、入力ピン
におけるレベルを決定する。ＲＡＭ中に記憶され得る指
令の集合には、対応するＨ／Ｌフリップフロップを単に
トグルするだけの変更指令が含まれていることはよく知
られている。
ップフロップと表現する高／低フリ・ノブフロ・７ブを
有している。このＨ／Ｌフリッププロップは、入力ピン
におけるレベルを決定する。ＲＡＭ中に記憶され得る指
令の集合には、対応するＨ／Ｌフリップフロップを単に
トグルするだけの変更指令が含まれていることはよく知
られている。
このような指令を使用すれば、多くの一連の検査を簡単
に組み立てることができる。
に組み立てることができる。
本発明が主に関係している問題は、任意に選択された複
数のピンに検査信号の長い連なりを与えたい場合に発生
する。これは検査語の連なりと呼ばれてもよい。検査語
は、選択されたピンの夫々に与えられるべきビット群か
ら成っている複数のビットから成る語である。変更指令
を使用すれば、ＣＨ（変更）指令とＮＯＰ指令との特別
な組合せから成る変更語を使用することによって、各々
の検査語を先行する検査語から生成することができる。
数のピンに検査信号の長い連なりを与えたい場合に発生
する。これは検査語の連なりと呼ばれてもよい。検査語
は、選択されたピンの夫々に与えられるべきビット群か
ら成っている複数のビットから成る語である。変更指令
を使用すれば、ＣＨ（変更）指令とＮＯＰ指令との特別
な組合せから成る変更語を使用することによって、各々
の検査語を先行する検査語から生成することができる。
例えば、被検査装置が多くのアドレスを有するメモリを
含んでおり、且つ総てのアドレスを検査する必要がある
ときに、論議中の問題が発生する。混乱を避けるために
、被検査装置のメモリを被検査装置メモリと呼び、一方
、検査語を組み立てるための指令を記憶するメモリを制
御メモリ又は制御ＲＡＭと呼ぶ。一つの特別な例として
、１６のアドレスビットを有している被検査装置メモリ
は、６４にのアドレスを有している。検査装置内に十分
に大きな制御ＲＡＭを使用すれば、必要な一連の検査を
実行することができる。この場合、制御ＲＡＭは被検査
装置のメモリアドレスの総てを網羅するのに十分なアド
レス、つまり６４にの指令語を記憶するのに十分な大き
さのアドレスを有している。しかし、このような解決策
は、非常に大きな制御ＲＡＭ例えば２０４８ビツトの巾
と６４にピントの奥行とを有する制御ＲＡＭを必要とす
るので、実際的ではない。このような制御メモリは、高
価であると共に、各々の被検査装置に対してプログラム
するには必要以上に冗長である。
含んでおり、且つ総てのアドレスを検査する必要がある
ときに、論議中の問題が発生する。混乱を避けるために
、被検査装置のメモリを被検査装置メモリと呼び、一方
、検査語を組み立てるための指令を記憶するメモリを制
御メモリ又は制御ＲＡＭと呼ぶ。一つの特別な例として
、１６のアドレスビットを有している被検査装置メモリ
は、６４にのアドレスを有している。検査装置内に十分
に大きな制御ＲＡＭを使用すれば、必要な一連の検査を
実行することができる。この場合、制御ＲＡＭは被検査
装置のメモリアドレスの総てを網羅するのに十分なアド
レス、つまり６４にの指令語を記憶するのに十分な大き
さのアドレスを有している。しかし、このような解決策
は、非常に大きな制御ＲＡＭ例えば２０４８ビツトの巾
と６４にピントの奥行とを有する制御ＲＡＭを必要とす
るので、実際的ではない。このような制御メモリは、高
価であると共に、各々の被検査装置に対してプログラム
するには必要以上に冗長である。
他方、総てのアドレス数を網羅し且つ２進桁の出力にア
ドレスビットを付加する高速２進計数器を使用して、必
要なアドレス信号を何個のピンに対しても与えることに
は、問題がない。そのときに生じる問題は、必要なピン
にアドレスビットをどの様に割り当てるかということで
ある。なお、必要なピンとは、例えば総数５１２本のピ
ンの中から任意に選択した例えば１６本のピンである。
ドレスビットを付加する高速２進計数器を使用して、必
要なアドレス信号を何個のピンに対しても与えることに
は、問題がない。そのときに生じる問題は、必要なピン
にアドレスビットをどの様に割り当てるかということで
ある。なお、必要なピンとは、例えば総数５１２本のピ
ンの中から任意に選択した例えば１６本のピンである。
但し、パッチ技法によって上記の必要な割り当てを行う
ことは、全く望ましくない。なぜならば、パッチ技法は
実行すること自体が難しく、しかも上述した様な装置の
長所の１つ、つまりハードウェアの変更よりもむしろソ
フトウェアの変更によって異なる被検査装置に対処する
という能力を取り去ってしまうからである。英国特許第
２０９９６１８号では、１つの出力計数器と２つの動作
モードとがある。先ず第１のモードでは、語がベクトル
メモリから計数器へ移され、変更信号の問題は生じない
。第２のモードは、一連の語が必要で且つこれらの語が
計数器の計数を増加させることによって得られる場合に
使用される。この場合には、上述の問題が発生する。
ことは、全く望ましくない。なぜならば、パッチ技法は
実行すること自体が難しく、しかも上述した様な装置の
長所の１つ、つまりハードウェアの変更よりもむしろソ
フトウェアの変更によって異なる被検査装置に対処する
という能力を取り去ってしまうからである。英国特許第
２０９９６１８号では、１つの出力計数器と２つの動作
モードとがある。先ず第１のモードでは、語がベクトル
メモリから計数器へ移され、変更信号の問題は生じない
。第２のモードは、一連の語が必要で且つこれらの語が
計数器の計数を増加させることによって得られる場合に
使用される。この場合には、上述の問題が発生する。
欧州特許第００８７０８１号では、マイク口語の連なり
が生成されると共に、この連なりのうちの選択された部
分が所望の回数だけ繰り返され得る。欧州特許第００８
９４６９号では、異なるフィールドを別個に解読するこ
とによって、制御語の有効数が増加されている。しかし
これらの何れの提案も、上述の問題に対する解決策を提
示していない。
が生成されると共に、この連なりのうちの選択された部
分が所望の回数だけ繰り返され得る。欧州特許第００８
９４６９号では、異なるフィールドを別個に解読するこ
とによって、制御語の有効数が増加されている。しかし
これらの何れの提案も、上述の問題に対する解決策を提
示していない。
発明が解決しようとする問題点
本発明の目的は、とりわけ上述の問題を解決するために
使用され得る複数のピントから成る語の連なりを生成す
る方法及びその装置を提供すること、つまり、小さな制
御ＲＡＭを使用して多数の検査語を生成し、しかも物理
的なパッチを必要とするビットの割当てに対して融通性
を保持する方法及びその装置を提供することである。
使用され得る複数のピントから成る語の連なりを生成す
る方法及びその装置を提供すること、つまり、小さな制
御ＲＡＭを使用して多数の検査語を生成し、しかも物理
的なパッチを必要とするビットの割当てに対して融通性
を保持する方法及びその装置を提供することである。
問題点を解決するための手段
本発明によれば、ｍ（複数）個の双安定装置でｍ個のビ
ットから成る語を連続的に形成し且つそれらの双安定装
置のうちの選択された装置に変更指令を与えてその選択
された装置の状態を変更することによって各々の新しい
語を形成して、前記語のＮ個の集合から選択されたｍ（
複数）個のビソトから成る語の連なりを生成する方法及
びその装置において、変更信号が変更語のｎ個の集合と
して記憶されており、前記変更語の各々はこれらの変更
語に対応して選択された変更指令から成っており、ｎが
Ｎよりも小さな２以上の整数であり、且つ変更語の対応
する連なりによって複数のビットから成る語の前記連な
りが確立されること特徴とする方法及びその装置が提供
される。
ットから成る語を連続的に形成し且つそれらの双安定装
置のうちの選択された装置に変更指令を与えてその選択
された装置の状態を変更することによって各々の新しい
語を形成して、前記語のＮ個の集合から選択されたｍ（
複数）個のビソトから成る語の連なりを生成する方法及
びその装置において、変更信号が変更語のｎ個の集合と
して記憶されており、前記変更語の各々はこれらの変更
語に対応して選択された変更指令から成っており、ｎが
Ｎよりも小さな２以上の整数であり、且つ変更語の対応
する連なりによって複数のビットから成る語の前記連な
りが確立されること特徴とする方法及びその装置が提供
される。
作用
この様な複数のビットから成る語を、自動検査装置にお
ける上記に定義した様な検査語とすることができる。本
発明は、検査用やその他の複数のビットから成る語の大
きな集合を変更語の遥かに小さな集合を使用して生成す
ることができるという事実を利用している。一般に、Ｎ
＝ ２″個の検査語の集合を生成するためには、ｎ＝ｍ
個の変更語さえあればよい。このことは、Ｎ＝３２＝２
’でｎ＝５のときの極めて簡単な例として、下記に説明
されている。ｍがより大きなときは、相違がより劇的で
ある。例えば、Ｎ＝６５５３６ （６’４Ｋ）＝２′６
のとき、ｎ＝１６である。Ｎ＝３２の様な少数の検査語
はこれらの検査語の連なりが適当に順序づけられている
場合に使用され得るのみであるが、本発明は検査語であ
る順序づけられている２進数の連なりに限定されるもの
ではない。
ける上記に定義した様な検査語とすることができる。本
発明は、検査用やその他の複数のビットから成る語の大
きな集合を変更語の遥かに小さな集合を使用して生成す
ることができるという事実を利用している。一般に、Ｎ
＝ ２″個の検査語の集合を生成するためには、ｎ＝ｍ
個の変更語さえあればよい。このことは、Ｎ＝３２＝２
’でｎ＝５のときの極めて簡単な例として、下記に説明
されている。ｍがより大きなときは、相違がより劇的で
ある。例えば、Ｎ＝６５５３６ （６’４Ｋ）＝２′６
のとき、ｎ＝１６である。Ｎ＝３２の様な少数の検査語
はこれらの検査語の連なりが適当に順序づけられている
場合に使用され得るのみであるが、本発明は検査語であ
る順序づけられている２進数の連なりに限定されるもの
ではない。
下記に示されている様に、本発明は、もう一つの例とし
てグレイコードの検査語にも適用することができる。本
発明を自動検査装置に使用した場合 −の特別の利点は
、適切な指令を制御ＲＡＭの比較的小さなブロックに書
き込み、その後に制御ＲＡＭのこのブロックを適切にア
ドレス指定することによって、任意に選択された検査ピ
ンに対する検査語の長い連なりが得られることである。
てグレイコードの検査語にも適用することができる。本
発明を自動検査装置に使用した場合 −の特別の利点は
、適切な指令を制御ＲＡＭの比較的小さなブロックに書
き込み、その後に制御ＲＡＭのこのブロックを適切にア
ドレス指定することによって、任意に選択された検査ピ
ンに対する検査語の長い連なりが得られることである。
また以下の例は、必要なアドレスが特別な場合を除いて
単純で周期的な順序には従わないということを示してい
る。本発明の重要な展開は、アドレスの順序が生成され
る方法に関係している。アドレスの順序はアルゴリズム
的に決定されるが、処理速度が非常に遅い。例えば、も
しＮ＝２１６であれば、検査語である２進数の連なり又
はグレイコードの連なりのためのアルゴリズムを実行す
るために、１６レベルに入れ子されたサブルーチンが必
要である。
単純で周期的な順序には従わないということを示してい
る。本発明の重要な展開は、アドレスの順序が生成され
る方法に関係している。アドレスの順序はアルゴリズム
的に決定されるが、処理速度が非常に遅い。例えば、も
しＮ＝２１６であれば、検査語である２進数の連なり又
はグレイコードの連なりのためのアルゴリズムを実行す
るために、１６レベルに入れ子されたサブルーチンが必
要である。
本発明の展開に従えば、連続的にクロックされている計
数器の所定の状態を解読し、その所定の状態に応じてｎ
個の変更語アドレスが生成されることによって、記憶さ
れている変更語の読出しアドレスが供給きれる。
数器の所定の状態を解読し、その所定の状態に応じてｎ
個の変更語アドレスが生成されることによって、記憶さ
れている変更語の読出しアドレスが供給きれる。
実施例
以下、添付の図面を参照しながら、実施例によって、本
発明の詳細な説明する。
発明の詳細な説明する。
第１図は、本発明を実施可能な従来の自動検査装置の基
本的要素を大まかに示している略ブロック図である。こ
の装置は、ＰＩＮＩ〜ＰＩＮ５１２と名称を付けられた
例えば５１２個の検査ビン１０を有している。各々のピ
ン１０には入出力論理１２が接続されている。入出力論
理１２は、一連の検査の各段階において対応するピンに
検査レベル（０又は１）を印加するか、又はそのピンの
レベルを感知するために使用されている。各々の入出力
論理１２は、制ｇＥＲＡＭ１６０２０４８本のデータ線
のうちの４本の線１４によって制御されている。制御Ｒ
ＡＭ１６は、２０４８ビツトの巾と、一連の検査を実行
するために必要とされる指令語を記憶するのに十分な奥
行とを有している。
本的要素を大まかに示している略ブロック図である。こ
の装置は、ＰＩＮＩ〜ＰＩＮ５１２と名称を付けられた
例えば５１２個の検査ビン１０を有している。各々のピ
ン１０には入出力論理１２が接続されている。入出力論
理１２は、一連の検査の各段階において対応するピンに
検査レベル（０又は１）を印加するか、又はそのピンの
レベルを感知するために使用されている。各々の入出力
論理１２は、制ｇＥＲＡＭ１６０２０４８本のデータ線
のうちの４本の線１４によって制御されている。制御Ｒ
ＡＭ１６は、２０４８ビツトの巾と、一連の検査を実行
するために必要とされる指令語を記憶するのに十分な奥
行とを有している。
制御ＲＡＭ１６のアドレスは、プログラマ２０ニヨって
制御されているアドレスシーケンサ１８によって選択さ
れている。プログラマ２０は、通常は、オペレータや一
個以上のデータ記憶装置及びプリンタ等と連絡をとるた
めの適切な周辺機器を有するコンピュータ又はマイクロ
プロセッサによって実行される。プログラマ２０は、制
御ＲＡＭ１６に指令の適切なパターンを書き込んで装置
を設定する時に使用されている。検査の実行中は、プロ
グラマ２０は、検査の順序つまりアドレスシーケンサ１
８の動作を管理する。
制御されているアドレスシーケンサ１８によって選択さ
れている。プログラマ２０は、通常は、オペレータや一
個以上のデータ記憶装置及びプリンタ等と連絡をとるた
めの適切な周辺機器を有するコンピュータ又はマイクロ
プロセッサによって実行される。プログラマ２０は、制
御ＲＡＭ１６に指令の適切なパターンを書き込んで装置
を設定する時に使用されている。検査の実行中は、プロ
グラマ２０は、検査の順序つまりアドレスシーケンサ１
８の動作を管理する。
第２図は、制御ＲＡＭ１６の一つのアドレスを示してい
る。この一つのアドレスは５１２個の４ビツトのセル２
２から成っており、１個のセル２２が１個のピン１０に
対応している。各々のセル２２内の４ビツトは、メ且６
する１組の４本の線１４（第１図）に信号を供給する。
る。この一つのアドレスは５１２個の４ビツトのセル２
２から成っており、１個のセル２２が１個のピン１０に
対応している。各々のセル２２内の４ビツトは、メ且６
する１組の４本の線１４（第１図）に信号を供給する。
この様な装置は、一連の検査の各段階において、個々の
４ビツトの指令を各々の入出力論理１２に与えることが
できる。なお既に述べたように、もし４ビツトが使用さ
れるならば、１６種類までの指令を使用することができ
る。
４ビツトの指令を各々の入出力論理１２に与えることが
できる。なお既に述べたように、もし４ビツトが使用さ
れるならば、１６種類までの指令を使用することができ
る。
第３図は、１個の入出力論理１２をもう少し詳しく示し
ている。４本の線１４は、制御論理２４に接続されてい
る。この制御論理２４は、Ｈ／Ｌフリップフロップ２６
、Ｍ／Ｎフリップフロップ２８及び対応するピン１０に
接続されている３状態バツフア３０を有する入出力回路
と協同している。一連の検査の各段階のために、制御論
理２４は、３状態バツフア３０の状態とフリップフロッ
プ２６．２８の状態とを決定する。ピン１０が入力ピン
として使用される時、ピンｌＯのレベルはフリップフロ
ップ２６の状態によって決定される。
ている。４本の線１４は、制御論理２４に接続されてい
る。この制御論理２４は、Ｈ／Ｌフリップフロップ２６
、Ｍ／Ｎフリップフロップ２８及び対応するピン１０に
接続されている３状態バツフア３０を有する入出力回路
と協同している。一連の検査の各段階のために、制御論
理２４は、３状態バツフア３０の状態とフリップフロッ
プ２６．２８の状態とを決定する。ピン１０が入力ピン
として使用される時、ピンｌＯのレベルはフリップフロ
ップ２６の状態によって決定される。
フリップフロップ２８が監視状態に設定されている時は
、このフリップフロップ２８は信号をピン１０から制御
論理２４へ戻すことができる。しかし無視状態に設定さ
れている時は、戻すことができない。制御論理２４は、
線１４で受け取った各々の４ビツトの制御指令に応答し
て、フリップフロン７”２６．２８及びバッファ３：０
の状態をセントする。更に制御論理２４は、適切な場合
に、対応するピン１０で感知され・たレベルの正誤を決
定し、もし正しくなければ「故障」端子３２に信号を供
給する。端子３２はプログラマ２０に中断信号を供給し
、このプログラマ２０は、信号を送られるか又は故障の
発生及び一連の検査における故障の発生段階を記録する
ために、故障を引き起こす。装置のこの様な動作は、従
来から知られており且つ本発明の要素ぞもないので、こ
れ以上には述べない。本発明は、本質的には、選択され
たピン１０に検査語の長い連なりが供給される方法及び
その装置つまり対応するＨ ／ Ｌフリップフロップ２
６がトグルされる方法及び装置に係るものである。
、このフリップフロップ２８は信号をピン１０から制御
論理２４へ戻すことができる。しかし無視状態に設定さ
れている時は、戻すことができない。制御論理２４は、
線１４で受け取った各々の４ビツトの制御指令に応答し
て、フリップフロン７”２６．２８及びバッファ３：０
の状態をセントする。更に制御論理２４は、適切な場合
に、対応するピン１０で感知され・たレベルの正誤を決
定し、もし正しくなければ「故障」端子３２に信号を供
給する。端子３２はプログラマ２０に中断信号を供給し
、このプログラマ２０は、信号を送られるか又は故障の
発生及び一連の検査における故障の発生段階を記録する
ために、故障を引き起こす。装置のこの様な動作は、従
来から知られており且つ本発明の要素ぞもないので、こ
れ以上には述べない。本発明は、本質的には、選択され
たピン１０に検査語の長い連なりが供給される方法及び
その装置つまり対応するＨ ／ Ｌフリップフロップ２
６がトグルされる方法及び装置に係るものである。
以上のことを考慮して第４図に注目する。この第４図は
、０，１．２−・・・・−・・・−−−一−−・３１を
計数する５ビツトの２進計数器の状態を一行おきに示し
ている。第４図の表の中間の行は変更指令ＣＨを示して
おり、この変更指令ＣＨは、それが存在しているビット
をトグルすることによって計数から計数へ移すことを命
じられている。これらの中間の行における点はＮＯＰを
示している。計数には３２通りの状態があるが、トグル
動作を行うためには５種類の変更語のみが必要であり、
これら５種類の語は右方の列においてカッコ付きの数字
（１）〜（５）によって名称を付けられている。
、０，１．２−・・・・−・・・−−−一−−・３１を
計数する５ビツトの２進計数器の状態を一行おきに示し
ている。第４図の表の中間の行は変更指令ＣＨを示して
おり、この変更指令ＣＨは、それが存在しているビット
をトグルすることによって計数から計数へ移すことを命
じられている。これらの中間の行における点はＮＯＰを
示している。計数には３２通りの状態があるが、トグル
動作を行うためには５種類の変更語のみが必要であり、
これら５種類の語は右方の列においてカッコ付きの数字
（１）〜（５）によって名称を付けられている。
第５図は、各々５個の指令から成る５種類の変更語を示
している。何れの指令も、ＣＨ又はＮＯＰのどちらかで
ある。第５図の列は検査語の異なるビットに対応してお
り、各列は検査ピンのどれか１つに任意に関連している
。第５図は単なる例であり、ここでは各々の列が夫々ピ
ン３．ピン８゜ピン５．ピン１１及びピン１２に関連し
ている。
している。何れの指令も、ＣＨ又はＮＯＰのどちらかで
ある。第５図の列は検査語の異なるビットに対応してお
り、各列は検査ピンのどれか１つに任意に関連している
。第５図は単なる例であり、ここでは各々の列が夫々ピ
ン３．ピン８゜ピン５．ピン１１及びピン１２に関連し
ている。
第６図は、実際の処理の仕方と制御ＲＡＭ１６のブロッ
クとを示している。但し図面を取り扱い易くするために
、第６図はＰＩＮＩ〜ＰＩＮ１６の１６本のピンのみが
ある場合に簡略化されている。ピン３，５，８．１１及
び１２に対応する第６図の列には、第５図に従って適切
なＮＯＰ及びＣＨ指令が入れられている。左方の列には
、カッコ付きの数字（１）〜（５）が、第４及び第５図
における場合と同様に使用されているが、第６図におい
ては、これらの数字（１）〜（５）は、５個の変更語の
アドレスを示しているものとみなされてもよい。第２図
のセル２２中で使用可能な全指命の語鴬の中からいくつ
かの他の指令を使用することも、本発明の範囲内におい
て可能ではあるが、第６図の空欄は総てＮＯＰ指令で埋
められてよい。
クとを示している。但し図面を取り扱い易くするために
、第６図はＰＩＮＩ〜ＰＩＮ１６の１６本のピンのみが
ある場合に簡略化されている。ピン３，５，８．１１及
び１２に対応する第６図の列には、第５図に従って適切
なＮＯＰ及びＣＨ指令が入れられている。左方の列には
、カッコ付きの数字（１）〜（５）が、第４及び第５図
における場合と同様に使用されているが、第６図におい
ては、これらの数字（１）〜（５）は、５個の変更語の
アドレスを示しているものとみなされてもよい。第２図
のセル２２中で使用可能な全指命の語鴬の中からいくつ
かの他の指令を使用することも、本発明の範囲内におい
て可能ではあるが、第６図の空欄は総てＮＯＰ指令で埋
められてよい。
ところで、第６図における行がアドレス指定される方法
を考慮することが必要である。すでに述べた様に、これ
らの行は単純な周期的順序ではアドレス指定されていな
い。第４図を調べてみると、実際の順序は（１）（２）
（１）（３）（１）（２）（’１）（４）等と要求され
ている。第４図を更に調べてみると、各々の異なる変更
語は先行する２進計数と後続する２進計数との両方にお
ける特定のピントパターンと一意的に関連している。
を考慮することが必要である。すでに述べた様に、これ
らの行は単純な周期的順序ではアドレス指定されていな
い。第４図を調べてみると、実際の順序は（１）（２）
（１）（３）（１）（２）（’１）（４）等と要求され
ている。第４図を更に調べてみると、各々の異なる変更
語は先行する２進計数と後続する２進計数との両方にお
ける特定のピントパターンと一意的に関連している。
例えば、変更語ＮＯＰ ＮＯＰ ＮＯＰ Ｎ０ＰＣＨは
、０に等しい先行する２進計数の最小桁のビットと、ｌ
に等しい後続する２進計数の最小桁のビットとに関連し
ている。更に、１行おきの行の２番目の行が選択される
と共に、各々のアドレスに関連している後続する計数の
ビットパターンが関連ビット群を囲んでいる矩形の枠に
よって示されている。
、０に等しい先行する２進計数の最小桁のビットと、ｌ
に等しい後続する２進計数の最小桁のビットとに関連し
ている。更に、１行おきの行の２番目の行が選択される
と共に、各々のアドレスに関連している後続する計数の
ビットパターンが関連ビット群を囲んでいる矩形の枠に
よって示されている。
第７図は、問題となっているピントパターンの探出に使
用するアドレス指定回路を示している。
用するアドレス指定回路を示している。
この回路は、第１図におけるアドレスシーケンサ１８の
新規な部分として使用することができる。高速２進計数
器４０は、検査語中に存在するビットと同数の桁を有し
ている。従って、第４図〜第６図の単純な例に対しては
、計数器４０は５ビツトの計数器である。計数器４０は
、端子４２から印加さルるクロックパルスに応答して総
ての状態を網羅する。計数器の最小桁は、非逆転出力Ｄ
Ｏ及び逆転出力ｒ丁等を供給する。これらの出力は解読
論理に供給されるが、この解読論理はプログラマブルア
レイ論理４４として実行されることが望ましい。論理４
４は、（１）〜（５）のアドレスの各々に対して別個の
ＮＡＮＤ／ＮＯＲの組合せ論理を有している。動作の高
速化を計るためには、解読の平行処理化が必要である。
新規な部分として使用することができる。高速２進計数
器４０は、検査語中に存在するビットと同数の桁を有し
ている。従って、第４図〜第６図の単純な例に対しては
、計数器４０は５ビツトの計数器である。計数器４０は
、端子４２から印加さルるクロックパルスに応答して総
ての状態を網羅する。計数器の最小桁は、非逆転出力Ｄ
Ｏ及び逆転出力ｒ丁等を供給する。これらの出力は解読
論理に供給されるが、この解読論理はプログラマブルア
レイ論理４４として実行されることが望ましい。論理４
４は、（１）〜（５）のアドレスの各々に対して別個の
ＮＡＮＤ／ＮＯＲの組合せ論理を有している。動作の高
速化を計るためには、解読の平行処理化が必要である。
論理の本質は以下の方程式で十分に指定されており、且
つ直ちに明らかである。
つ直ちに明らかである。
（１）ミＤ。
（２）ｉ＝Ｄ丁・Ｄｌ
（３）三工璽「・１璽「・Ｄ２
（４）＝Ｄ丁−ＤＩ ・Ｄ２−Ｄ３
（５）＝百方・ＤＩ−Ｄ２−Ｄｌ
代案として、計数３１から計数０へ変更しなくてもよい
のであれば、アドレス（５）のための解読は、上記と同
様なパターンつまり、 （５）＝１「「・１０Ｆ・１０「・１−「・Ｄ４を使う
ことができる。論理４４はアドレス（１）〜（５）に夫
々対応している５本の出力線を有している。これらの線
は、第６図におけるメモリブロックをアドレス指定する
ために使用される３ビツトのアドレスを供給する符号器
４６に接続されている。第１図における制御ＲＡＭ１６
の奥行内でメモリブロックをいかなる位置にも配置でき
ることが望ましいので、符号器４６からのアドレスは、
加算計４８によってオフセットアドレスに加算される。
のであれば、アドレス（５）のための解読は、上記と同
様なパターンつまり、 （５）＝１「「・１０Ｆ・１０「・１−「・Ｄ４を使う
ことができる。論理４４はアドレス（１）〜（５）に夫
々対応している５本の出力線を有している。これらの線
は、第６図におけるメモリブロックをアドレス指定する
ために使用される３ビツトのアドレスを供給する符号器
４６に接続されている。第１図における制御ＲＡＭ１６
の奥行内でメモリブロックをいかなる位置にも配置でき
ることが望ましいので、符号器４６からのアドレスは、
加算計４８によってオフセットアドレスに加算される。
このオフセットアドレスは、実際にはプログラマ２０に
よって構成されているソース５０から出ているように示
されている。
よって構成されているソース５０から出ているように示
されている。
要約すれば、本発明では、制御ＲＡＭ１６のブロックの
適切なセル２２に車にＯＨ指令を入れ、その後、第７図
で説明した性質を有する回路によってこのブロック内の
アドレスを選択することによって、自動検査装置の選択
されたピン１０に与える長い一連の検査語を生成するこ
とができる。
適切なセル２２に車にＯＨ指令を入れ、その後、第７図
で説明した性質を有する回路によってこのブロック内の
アドレスを選択することによって、自動検査装置の選択
されたピン１０に与える長い一連の検査語を生成するこ
とができる。
しかしながら、検査語である順序づけられた２進数の連
なりを生成することに本発明が限定されるものではない
。ランダムな方法、例えば擬似ランダム生成器による制
御下で、上記アドレスブロック内のアドレスを選択する
ことによって、ランダムな連なりが生成され得る。
なりを生成することに本発明が限定されるものではない
。ランダムな方法、例えば擬似ランダム生成器による制
御下で、上記アドレスブロック内のアドレスを選択する
ことによって、ランダムな連なりが生成され得る。
第４図の例は、計数が増加する場合である。全く同じ変
更語とアドレス指定順序とを使用することによって、計
数を減少させることもできる。但しこの場合は、総ての
Ｈ／Ｌフリップフロップ２６の初期値は、０ではなく１
に設定される。
更語とアドレス指定順序とを使用することによって、計
数を減少させることもできる。但しこの場合は、総ての
Ｈ／Ｌフリップフロップ２６の初期値は、０ではなく１
に設定される。
第８図は、更にもう一つの可能性を示している。
第８図が第５図の変形例であることは容易に分る。
この第８図では、各々のアドレス（ａ）に対して、（ａ
）とソトの位置にのみＯＨ指令が存在している。各々の
変更語中には、単一のＯＨ指令のみが存在している。も
し、第７図のアドレス回路によって確立されている順序
で第８図の変更語が使用されると、選択されたピン１０
における信号はグレイコードの連なりに続くということ
が容易に確かめられる。この連なりは、グレイコードの
最も一般的なバージョンである。他のバージョンは、第
８図に示されている５個の変更語の異なる順列を使用す
ることによって得られる。
）とソトの位置にのみＯＨ指令が存在している。各々の
変更語中には、単一のＯＨ指令のみが存在している。も
し、第７図のアドレス回路によって確立されている順序
で第８図の変更語が使用されると、選択されたピン１０
における信号はグレイコードの連なりに続くということ
が容易に確かめられる。この連なりは、グレイコードの
最も一般的なバージョンである。他のバージョンは、第
８図に示されている５個の変更語の異なる順列を使用す
ることによって得られる。
アドレスを解読するための技法として第４図及び第６図
を参照して既に説明した技法の代替として、計数器４０
の古い状態を保持するレジスタを使用することもできる
。レジスタの内容と計数器の内容とは、ＣＨ命令が必要
な場所を示しているビットパターンを引き出すために、
ビットごとの排他的論理和がとられる。これらのビット
パターンは、メモリアドレスを決定するためにその後に
解読される。
を参照して既に説明した技法の代替として、計数器４０
の古い状態を保持するレジスタを使用することもできる
。レジスタの内容と計数器の内容とは、ＣＨ命令が必要
な場所を示しているビットパターンを引き出すために、
ビットごとの排他的論理和がとられる。これらのビット
パターンは、メモリアドレスを決定するためにその後に
解読される。
本発明は、上述のＨ／Ｌフリップフロップに対応する双
安定装置の集合から語の連なりを生成するためにも使用
することができる。しかし自動検査装置以外の装置で使
用することができない。
安定装置の集合から語の連なりを生成するためにも使用
することができる。しかし自動検査装置以外の装置で使
用することができない。
以上、要するに本発明によれば、自動検査装置において
、夫々の入出力論理回路に含まれている対応するフリッ
プフロップによって、ある検査ピンの論理レベルが０又
は１に設定される。フリップフロップの状態は、他の要
素と同様に制御ＲＡＭから読み出された指令によって制
御される。制御ＲＡＭは、各々の論理回路に対する線に
４ビツトの指令を与えるのに十分な巾を有している。使
用可能な指令は、ＮＯＰ指令と対応するフリップフロッ
プの状態をトグルする変更指令とを含んでいる。制御ｌ
ｌＲＡＭの比較的少数のアドレスは、選択されたピンに
対応して記憶された変更指令を有している。非周期的な
順序で制御ＲＡＭの上記のアドレスにおける指令を繰り
返して読み出すことによって、論理中のフリップフロッ
プの異なる状態の連なりを生成することができる。上記
の連なりは、使用されている制＠ＲＡＭのアドレスの数
よりも温かに長い。正確なアドレス指定の順序を確立す
るための装置も記載されている。
、夫々の入出力論理回路に含まれている対応するフリッ
プフロップによって、ある検査ピンの論理レベルが０又
は１に設定される。フリップフロップの状態は、他の要
素と同様に制御ＲＡＭから読み出された指令によって制
御される。制御ＲＡＭは、各々の論理回路に対する線に
４ビツトの指令を与えるのに十分な巾を有している。使
用可能な指令は、ＮＯＰ指令と対応するフリップフロッ
プの状態をトグルする変更指令とを含んでいる。制御ｌ
ｌＲＡＭの比較的少数のアドレスは、選択されたピンに
対応して記憶された変更指令を有している。非周期的な
順序で制御ＲＡＭの上記のアドレスにおける指令を繰り
返して読み出すことによって、論理中のフリップフロッ
プの異なる状態の連なりを生成することができる。上記
の連なりは、使用されている制＠ＲＡＭのアドレスの数
よりも温かに長い。正確なアドレス指定の順序を確立す
るための装置も記載されている。
発明の効果
少数の変更語を記憶するだけで、多数の検査語を供給す
ることができる。検査ピンの所望の部分集合を検査する
ために、変更語を制御ＲＡＭ中に組み立てることができ
る。検査ピンの部分集合に対して必要な検査語の総てを
組織的に取り出すために、制御ＲＡＭ中の語を正しい順
序でアドレス指定することが容易である。
ることができる。検査ピンの所望の部分集合を検査する
ために、変更語を制御ＲＡＭ中に組み立てることができ
る。検査ピンの部分集合に対して必要な検査語の総てを
組織的に取り出すために、制御ＲＡＭ中の語を正しい順
序でアドレス指定することが容易である。
第１図は本発明を実施することができる自動検査装置の
略ブロック図、第２図は自動検査装置の制御ＲＡＭの１
つのアドレスを示す図、第３図は１個のピンに接続され
ている論理の詳細を示す図、第４図は５個の変更語を使
用して０〜３１の２進数を生成する方法を示す表、第５
図はピンの任意の選択と関連しているＣＨ及びＮＯＰ指
令を示す図、第６図は制御ＲＡＭのブロック中の指令を
示す図、第７図は制御ＲＡＭブロックに対する読出しア
ドレスを生成するための回路を示す図、第８図は検査語
であるグレイコードの連なりを生成するための第５図の
変形例を示す図である。 なお図面に用いた符号において、 １０−・−・−・・−・・−・・−検査ピン１６−・・
−・−・・−・・・−制御ＲＡＭ１８−・−−一−−・
−・・−−−−−−アドレスシーケンサ２２−・−−−
−−−−−−−−・−・・セル２６−・・・・−−−−
−−−−−−−Ｈ／ Ｌフリップフロップ２８−−−−
−−・−−−−−−−−−−−Ｍ ／ Ｎフリップフロ
・２プ４０−一−−−・・−−−−−−−−−−−一高
速２進計数器である。 代理人 土星 勝 ・ 常包 芳男 ５−ＰＩＮ Ｆ−→−ＰＩＮ ２→ ｌ４ＰＩＮ ５１
２−１ｏｏｏｏｏ ○ ０００１１ ３ ００１０１ ５ ・ ・ ・ ｃｓ ＣＨ（２） ０ ０１１０ ６ ・ ・ ・ ・ ｃｓ （υ ００１１１ ７ ０ １ Ｉ ｌ ＋ １５ １ ０ ０ ０ ０ ７７ ・ ・ ・ ・ ＣＭ （υ １１１１１ ３ 〃Ｏ戸 ＡｔＯ／’ ＮＯＰ ＩＪＯＰ Ｃｌ ／ＮＯ
Ｐ ＮＯＰ ＮＯＰ （：ＨＣＨ２ＮＯＰ ＨＯＰ Ｃ
ＨＣＨＣＨＪ ＨＯＰ ＣＨＣＨＣＨＣＨ４ ｖｐ Ｎｏｐ Ｎｏｐ ／ｖｏｐ ｃＨ（’／、）’：
）Ｐ ＮＯＰ ＮＯＰ ＣＨＨＯＰ （２）Ｍ） Ｎｏ
ｐ ｃｓ Ｎｏｐ ｔｖｏｐ （３））／） ｃＨＡ１
０／） ｓａｐ ｈｏｐ （ｔ）Ｉｆ ＮＯＰ ＮＯＰ
ＮＯＰ ＮＯＰ （５）Ｆｔａ、８
略ブロック図、第２図は自動検査装置の制御ＲＡＭの１
つのアドレスを示す図、第３図は１個のピンに接続され
ている論理の詳細を示す図、第４図は５個の変更語を使
用して０〜３１の２進数を生成する方法を示す表、第５
図はピンの任意の選択と関連しているＣＨ及びＮＯＰ指
令を示す図、第６図は制御ＲＡＭのブロック中の指令を
示す図、第７図は制御ＲＡＭブロックに対する読出しア
ドレスを生成するための回路を示す図、第８図は検査語
であるグレイコードの連なりを生成するための第５図の
変形例を示す図である。 なお図面に用いた符号において、 １０−・−・−・・−・・−・・−検査ピン１６−・・
−・−・・−・・・−制御ＲＡＭ１８−・−−一−−・
−・・−−−−−−アドレスシーケンサ２２−・−−−
−−−−−−−−・−・・セル２６−・・・・−−−−
−−−−−−−Ｈ／ Ｌフリップフロップ２８−−−−
−−・−−−−−−−−−−−Ｍ ／ Ｎフリップフロ
・２プ４０−一−−−・・−−−−−−−−−−−一高
速２進計数器である。 代理人 土星 勝 ・ 常包 芳男 ５−ＰＩＮ Ｆ−→−ＰＩＮ ２→ ｌ４ＰＩＮ ５１
２−１ｏｏｏｏｏ ○ ０００１１ ３ ００１０１ ５ ・ ・ ・ ｃｓ ＣＨ（２） ０ ０１１０ ６ ・ ・ ・ ・ ｃｓ （υ ００１１１ ７ ０ １ Ｉ ｌ ＋ １５ １ ０ ０ ０ ０ ７７ ・ ・ ・ ・ ＣＭ （υ １１１１１ ３ 〃Ｏ戸 ＡｔＯ／’ ＮＯＰ ＩＪＯＰ Ｃｌ ／ＮＯ
Ｐ ＮＯＰ ＮＯＰ （：ＨＣＨ２ＮＯＰ ＨＯＰ Ｃ
ＨＣＨＣＨＪ ＨＯＰ ＣＨＣＨＣＨＣＨ４ ｖｐ Ｎｏｐ Ｎｏｐ ／ｖｏｐ ｃＨ（’／、）’：
）Ｐ ＮＯＰ ＮＯＰ ＣＨＨＯＰ （２）Ｍ） Ｎｏ
ｐ ｃｓ Ｎｏｐ ｔｖｏｐ （３））／） ｃＨＡ１
０／） ｓａｐ ｈｏｐ （ｔ）Ｉｆ ＮＯＰ ＮＯＰ
ＮＯＰ ＮＯＰ （５）Ｆｔａ、８
Claims (1)
- 【特許請求の範囲】 １、ｍが２以上の整数であり且つＮが２Ｉ′Ｉを越えな
い十分に大きな整数であるとし、ｍ個の双安定装置でｍ
個のビットから成る語を連続的に形成して、前記語のＮ
個の集合から選択された複数（ｍ）のビットから成る語
の連なりを生成する方法において、 （ａ） 、ｎをＮよりも十分に小さな２以上の整数とし
て、選択された変更指令から成っている変更語のｎ個の
集合を記憶する工程と、（ｂ）、連なりがｎよりも大き
く且つ前記変更語の少なくともいくつかがその連なりの
中に繰り返し現れる様に、記憶されている前記変更語の
連なりをアドレス指定する工程と、 （Ｃ）、前記変更語に含まれている前記変更指令に従っ
て前記双安定装置のうちの選択された双安定装置の状態
を変更するために、アドレス指定された各々の変更語を
前記選択された双安定装置に加える工程と、 を夫々具備することを特徴とする複数のビットから成る
語の連なりを生成する方法。 ２、記憶されている前記変更Ｌｉの読み出しアドレスが
、 （ｄ）、計数器を連続的にクロックする工程と、（ｅ）
、連続的にクロックされている前記計数器の所定の状態
を解読する工程と、 （ｆ）、所定の状態に応じてｎ個の変更語アドレスの各
々を生成する工程と、 によって与えられることを特徴とする特許請求の範囲第
１項に記載の方法。 ３、前記計数器が２進計数器であり、Ｄｏ及び■工を計
数器の最小桁の非逆転及び逆転出力とし、ＤＩ及びｒ丁
を計数器の次の桁の非逆転及び逆転出力等としたときに
、前記所定の状態がＤＯ＝１、ＤＯ・Ｄ１＝１、ＤＯ・
毛ゴ＼Ｄ２＝１等であることを特徴とする特許請求の範
囲第２項に記載の方法。 ４、前記計数器が２進計数器であり、ＤＯ及び７丁を計
数器の最小桁の非逆転及び逆転出力とし、ＤＩ及びＤｉ
を計ｉ器の次の桁の非逆転及び逆転出力等としたときに
、前記所定の状態がＤＯ＝０、ＤＯ・Ｄｌ＝Ｏ１ＤＯ・
丁１−Ｄ２＝Ｏ等であることを特徴とする特許請求の範
囲第２項に記載の方法。 ５、自動検査装置の制御メモリ内のアドレス群中に前記
変更語が記憶され、且つ各々のアドレスにおいては前記
装置の選択された検査ピンに属している前記メモリのセ
ル中に前記指令が配置される特許請求の範囲第１項に記
載の方法。 ６、ｍ（複数）個の双安定装置と、選択された１個以上
の変更指令から成る変更語の集合を記憶するメモリと、
前記変更語のうちの少なくともいくつかが複数回読み出
される様に前記変更語を連続的に読み出す手段と、選択
された双安定装置の状態を前記選択された変更指令によ
って変更するために前記変更語を前記双安定装置に加え
る手段とを夫々具備する複数（ｍ ＞のビットから成る
語の連なりを生成する装置。 ７、前記変更語を読み出すための前記手段が、計数器と
、この計数器にクロックパルスを加えるための手段と、
前記計数器の複数の所定の状態を解読するための手段と
、前記所定の状態の夫々に対応して前記変更語のアドレ
ス指定を行うための手段とをそれぞれ具備することを特
徴とする特許請求の範囲第６項に記載の装置。 ８、前記計数器が２進計数器であり、ＤＯ及びＤＯを計
数器の最小桁の非逆転及び逆転出力とし、Ｄｌ及び訂及
びを計数器の次の桁の非逆転及び逆転出力等とし、且つ
Ｂが２進値Ｏ又はｌのうちの所定の１つであるとしたと
きに、前記所定の状態がＤＯ＝Ｂ、百丁・ＤＩ’＝Ｂ、
０丁・ＤＩ・Ｄ２＝Ｂ等であることを特徴とする特許請
求の範囲第７項に記載の装置。 ９、前記双安定装置が対応する検査ピンの論理レベルを
決定するために自動検査装置で使用されており、且つ前
記メモリが前記自動検査装置の制御メモリであること特
徴とする特許請求の範囲第６項に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8328880 | 1983-10-28 | ||
| GB08328880A GB2149159B (en) | 1983-10-28 | 1983-10-28 | Method and apparatus for generating sequence of multibit words |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60174964A true JPS60174964A (ja) | 1985-09-09 |
Family
ID=10550895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59227621A Pending JPS60174964A (ja) | 1983-10-28 | 1984-10-29 | 複数のビツトから成る語の連なりを生成する方法及びその装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4638481A (ja) |
| EP (1) | EP0141562B1 (ja) |
| JP (1) | JPS60174964A (ja) |
| DE (1) | DE3485367D1 (ja) |
| GB (1) | GB2149159B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3515802A1 (de) * | 1985-05-02 | 1986-11-06 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur schnellen erzeugung von grossen pruefdatenwortmengen in einer pruefeinrichtung |
| US4744084A (en) * | 1986-02-27 | 1988-05-10 | Mentor Graphics Corporation | Hardware modeling system and method for simulating portions of electrical circuits |
| US5004978A (en) * | 1990-03-29 | 1991-04-02 | Hewlett-Packard Company | Method for regenerating in-circuit test sequences for circuit board components |
| US5410664A (en) * | 1993-03-31 | 1995-04-25 | Intel Corporation | RAM addressing apparatus with lower power consumption and less noise generation |
| US5583933A (en) * | 1994-08-05 | 1996-12-10 | Mark; Andrew R. | Method and apparatus for the secure communication of data |
| US5907597A (en) * | 1994-08-05 | 1999-05-25 | Smart Tone Authentication, Inc. | Method and system for the secure communication of data |
| FR2772944A1 (fr) * | 1997-12-19 | 1999-06-25 | Sgs Thomson Microelectronics | Procede de gestion d'un circuit electronique et unite de gestion pour sa mise en oeuvre |
| KR101255265B1 (ko) * | 2012-08-13 | 2013-04-15 | 주식회사 유니테스트 | 솔리드 스테이트 드라이브 테스터에서 에러 발생장치 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4045736A (en) * | 1971-09-27 | 1977-08-30 | Ibm Corporation | Method for composing electrical test patterns for testing ac parameters in integrated circuits |
| US3873818A (en) * | 1973-10-29 | 1975-03-25 | Ibm | Electronic tester for testing devices having a high circuit density |
| US4293950A (en) * | 1978-04-03 | 1981-10-06 | Nippon Telegraph And Telephone Public Corporation | Test pattern generating apparatus |
| DE3016738C2 (de) * | 1980-04-30 | 1988-06-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Übertragung eines Bitmusterfeldes in einen Speicher und Schaltungsanordnung zur Ausübung des Verfahrens |
| GB2099618B (en) * | 1981-06-02 | 1985-07-03 | Tektronix Inc | Algorithmic word generator |
| US4433414A (en) * | 1981-09-30 | 1984-02-21 | Fairchild Camera And Instrument Corporation | Digital tester local memory data storage system |
| US4556938A (en) * | 1982-02-22 | 1985-12-03 | International Business Machines Corp. | Microcode control mechanism utilizing programmable microcode repeat counter |
| US4488219A (en) * | 1982-03-18 | 1984-12-11 | International Business Machines Corporation | Extended control word decoding |
| FR2523789B1 (fr) * | 1982-03-19 | 1985-01-04 | Thomson Csf | Dispositif de generation de signaux de test d'equipements electroniques |
| US4493079A (en) * | 1982-08-18 | 1985-01-08 | Fairchild Camera & Instrument Corp. | Method and system for selectively loading test data into test data storage means of automatic digital test equipment |
| JPS5994086A (ja) * | 1982-11-19 | 1984-05-30 | Advantest Corp | 論理回路試験装置 |
-
1983
- 1983-10-28 GB GB08328880A patent/GB2149159B/en not_active Expired
-
1984
- 1984-10-15 EP EP84307028A patent/EP0141562B1/en not_active Expired
- 1984-10-15 DE DE8484307028T patent/DE3485367D1/de not_active Expired - Fee Related
- 1984-10-26 US US06/665,240 patent/US4638481A/en not_active Expired - Lifetime
- 1984-10-29 JP JP59227621A patent/JPS60174964A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0141562A2 (en) | 1985-05-15 |
| EP0141562A3 (en) | 1987-02-25 |
| GB2149159B (en) | 1987-07-08 |
| DE3485367D1 (de) | 1992-01-30 |
| GB2149159A (en) | 1985-06-05 |
| US4638481A (en) | 1987-01-20 |
| GB8328880D0 (en) | 1983-11-30 |
| EP0141562B1 (en) | 1991-12-18 |
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