KR970705821A - 반도체 메모리 시험방법 및 그 방법의 실시장치 - Google Patents

반도체 메모리 시험방법 및 그 방법의 실시장치

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KR970705821A
KR970705821A KR1019970701234A KR19970701234A KR970705821A KR 970705821 A KR970705821 A KR 970705821A KR 1019970701234 A KR1019970701234 A KR 1019970701234A KR 19970701234 A KR19970701234 A KR 19970701234A KR 970705821 A KR970705821 A KR 970705821A
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Abstract

불량해석메모리의 기억내용을 원활하게 판독할 수 있는 반도체 메모리 시험방법 및 장치를 제공한다. 복수의 시험패턴발생기(2)로부터 발생되는 시퀀스 데이터를 제1인터리브회로(71)의 인터리브동작에 의해 피시험 메모리(6)에 기록하고, 시험결과를 제2인터리브회로(72)의 인터리브동작에 의해 판독하여 복수의 논리비교기(4)에 나누어 인가하고, 시험결과와 기대치 데이타를 비교하여 그 비교결과가 페일일 경우에 페일데이타를 포함하는 인터리브사이클의 데이타를 복수의 불량해석메모리(5)에 나누어 저장함에 있어서, 상기 논리비교기(4)로부터 페일데이타에 기초해서 페일마크신호를 발생시키고, 이 페일마크신호를 페일신호와 대응시켜 불량해석 메모리(5)에 저장하고, 시험종료후, 불량해석메모리(5)로부터 페일마크신호를 판독하여 페일이 발생한 데이타사이클을 특정한다.

Description

반도체 메모리 시험방법 및 그 방법의 실시 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 반도체 메모리 시험장치의 제1의 실시예의 논리비교기 및 불량해석메모리부분을 나타낸 블럭도, 제2도는 본 발명을 적용한 반도체 메모리 시험장치의 n대의 불량해석메모리의 데이타저장상태의 일례를 개념적으로 도시하는 도면, 제3도는 본 발명에 의힌 반도체 메모리 시험장치의 제2의 실시예에 있어서, 4웨이의 인터리브동작시에 사용되는 초과수연산회로를 나타낸 블럭도.

Claims (8)

  1. 복수의 시험패턴발생기로부터 발생되는 시험데이타신호를 제1의 인터리브회로의 인터리브동작에 의해 피시험 메모리에 기록하고, 그 피시험 메모리로부터 시험결과의 데이타를 제2의 인터리브회로의 인터리브동작에 의해 판독하여 복수의 논리비교기에 나누어 인가하고, 이들 논리비교기에 있어서 시험결과의 데이타와 상기 시험패턴발생기로부터 공급되는 기대치 데이타를 비교하여 그 비교결과가 페일일 경우에 페일데이타를 포함하는 인터리브사이클의 데이타를 복수의 불량해석메모리에 나누어 저장하도록 하는 반도체 메모리의 시험방법에 있어서, 상기 복수의 논리비교기로부터 페일데이타와 동시에 페일의 발생을 나타낸 페일마크신호를 발생시키고, 그 페일마크신호를 페일데이타와 대응시켜 상기 복수의 불량해석메모리에 저장하고, 피시험 메모리의 시험 종료후에 상기 불량해석메모리로부터 페일마크신호를 순차적으로 판독하여 페일이 발생한 데이타사이클을 특정하도록 하는 것을 특징으로 하는 반도체 메모리 시험방법.
  2. 제1항에 있어서, 상기 인터리브동작은 4 웨이, 8 웨이 또는 16 웨이의 인터리브동작인 것을 특징으로 하는 반도체 메모리 시험방법.
  3. 복수의 시험패턴발생기로부터 발생되는 시험데이타신호를 제1의 인터리브회로의 인터리브동작에 의해 피시험 메모리에 기록하고, 그 피시험 메모리로부터 시험결과의 데이타를 제2의 인터리브회로의 인터리브동작에 의해 판독하여 복수의 논리비교기에 나누어 인가하고, 이들 논리비교기에 있어서 시험결과의 데이타와 상기 시험패턴발생기로부터 공급되는 기대치 데이타를 비교하여 그 비교결과가 페일일 경우에 페일데이타를 포함하는 인터리브사이클의 데이타를 복수의 불량해석메모리에 나누어 저장하도록 하는 반도체 메모리 시험장치에 있어서, 상기 복수의 논리비교기에는 상기페일데이타에 기초해서 페일이 발생한 것을 나타낸 페일마크신호를 발생하는 회로가 되어 있고, 상기 복수의 불량해석메모리는 대응하는 논리비교기로부터 발생되는 페일마크신호를 상기 페일데이타와 대응시켜 저장하는 저장영역을 가지는 것을 특징으로 하는 반도체 메모리 시험장치.
  4. 제3항에 있어서, 상기 인터리브동작은 4 웨이, 8 웨이 또는 16 웨이의 인터리브동작인 것을 특징으로 하는 반도체 메모리 시험장치.
  5. 제3항에 잇어서, 상기 페일마크신호를 계수하여 계수치의 하위 비트를 출력하는 페일카운터; 페일수의 규정치가 저장되고, 또한 그 하위 비트를 출력하는 규정치저장레지스터; 상기 페일카운터의 하위 비트출력과 상기 규정치저장레지스터의 하위 비트출력을 가산하는 가산기; 상기 가산기의 가산결과에 정수를 가산하여 그 가산결과의 하위 비트를 출력하는 정수가산회로; 및 상기 가산기의 하위 비트출력 및 상기 정수가산회로의 하위 비트출력이 인가되고, 상기 규정치저장레지스터의 하위 비트에 의해 상기 가산기의 출력 또는 상기 정수 가산회로의 출력을 변환하여 출력하는 멜티플렉서를 더욱 포함하는 것을 특징으로 하는 반도체 메모리 시험장치.
  6. 제5항에 있어서, 상기 페일카운터는 상기 페일마크신호를 계수하여 그 계수치의 하위2비트를 출력하고, 상기 규정치저장레지스터는 상기페일수규정치의 최하위 비트 및 하위2비트를 출력하고, 상기 가산기는 상기 페일카운터의 하위2비트출력과 상기 규정치저장레지스터의 하위2비트출력을 가산하여 그 가산결과의 하위2비트를 출력하고, 상기 정수가산회로는 상기 가산기의 하위2비트출력에 2를 가산하고, 상기 멀티플렉서는 상기 가산기의 하위2비트출력 및 상기 정수가산회로의 하위 2비트출력이 인가되고, 상기 규정치저장레지스터의 최하위 비트출력에 의해 상기 가산기의 가산결과 또는 상기 정수가산회로의 가산결과를 변환하여 출력하는 것을 특징으로 하는 반도체 메모리 시험장치.
  7. 제5항에 있어서, 상기 페일카운터는 상기 페일마크신호를 계수하여 그 계수치의 하위3비트를 출력하고, 상기 규정치저장레지스터는 상기페일수규정치의 하위2비트및 하위3비트를 출력하고, 상기 가산기는 상기 페일카운터의 하위3비트출력과 상기 규정치저장레지스터의 하위3비트출력을 가산하여 그 가산결과의 하위3비트를 출력하고, 상기 정수가산회로는 상기 가산기의 하위3비트출력에 2를 가산하는 회로, 4를 가산하는 회로및 6을 가산하는 회로의 3개의 회로로 구성되고, 상기 멀티플렉서는 상기 가산기의 하위3비트출력과 상기 정수가산회로의 3개의 회로의 각각의 하위3비트출력이 인가되고, 상기 규정치저장레지스터의 하위2비트출력에 의해 상기 가산기의 가산결과 또는 상기 정수가산회로의 가산결과를 변환하여 출력하는 것을 특징으로 하는 반도체 메모리 시험장치.
  8. 제5항에 있어서, 상기 페일카운터는 상기 페일마크신호를 계수하여 그 계수치의 하위4비트를 출력하고, 상기 규정치저장레지스터는 상기페일수규정치의 하위3 비트 및 하위4비트를 출력하고, 상기 가산기는 상기 페일카운터의 하위4비트출력과 상기 규정치저장레지스터의 하위4비트출력을 가산하여 그 가산결과의 하위4비트를 출력하고, 상기 정수가산회로는 상기 가산기의 하위4비트출력에 2를 가산하는 회로, 4를 가산하는 회로 및 6을 가산하는 회로, 8을 가산하는 회로, A를 가산하는 회로, C를 가산하는 회로 및 E를 가산하는 회로의 7개의 회로로 구성되고, 상기 멀티플렉서는 상기 가산기의 하위4비트출력과 상기 정수가산회로의 7개의 회로의 각각의 각 하위4비트출력이 인가되고, 상기 규정치저장레지스터의 하위3비트출력에 의해 상기 가산기의 가산결과 또는 상기 정수가산회로의 가산결과를 변환하여 출력하는 것을 특징으로 하는 반도체 메모리 시험장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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