KR20030032815A

KR20030032815A - 반도체 시험장치

Info

Publication number: KR20030032815A
Application number: KR1020020031945A
Authority: KR
Inventors: 니시무라야스마사
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-10-16
Filing date: 2002-06-07
Publication date: 2003-04-26
Also published as: JP2003123499A; DE10224729A1; CN1412829A; US20030074613A1

Abstract

본 발명은, 불량 메모리 셀의 어드레스 데이터를 기억가능하고, 염가인 반도체 시험장치, 반도체 시험방법, 및 반도체장치의 제조방법을 제공하고자 한다. 이러한 본 발명에서는, 시험대상인 반도체 메모리 디바이스(11, 12,…, 1n)에 ALPG로부터 테스트 패턴을 입력하면, 반도체 메모리 디바이스(11, 12,…, 1n)로부터 No-Go 플래그(20)에 패턴이 입력된다. No-Go 플래그(20)는, 반도체 메모리 디바이스(11, 12,…, 1n)로부터 입력되는 패턴에 의해 반도체 메모리 디바이스(11, 12,…, 1n)의 양부를 판정한다. No-Go 플래그(20)에 의해 불량이라고 판정된 반도체 메모리 디바이스내의 불량 메모리 셀의 컬럼 어드레스 데이터를 대응한 컬럼 어드레스 대응 카운터(31, 32,…, 3n)에 의해 기억한다.

Description

반도체 시험장치{APPARATUS FOR TESTING SEMICONDUCTOR DEVICE}

본 발명은, 반도체 시험장치 및 반도체 시험방법에 관한 것으로, 특히 반도체 기억장치의 중복(redundancy) 테스트에 관한 것이다.

최근, 대용량 반도체 메모리 디바이스에 있어서, 그 수율을 향상시키기 위해서, 중복 설계가 불가결로 되어 있다. 중복 설계란, 미리 예비 메모리 셀을 동일 칩 내에 제조해두어, 반도체 메모리 디바이스의 완성 후에 행해지는 전기적 시험에서 메모리 셀의 불량이 발견된 경우에, 그 불량 메모리 셀과 예비 메모리 셀을 치환 가능하게 하는 설계라는 의미이다.

이 중복 설계된 반도체 메모리 디바이스의 구제(즉, 상기 메모리 셀의 치환)를 하기 위해서는, 반도체 메모리 디바이스의 전기적 시험(예를 들면, 기능 테스트)시에, 불량 메모리 셀의 어드레스 데이터를 받아들이는(기억하는) 것이 필수적이다.

이 때문에, 종래 반도체 메모리 디바이스의 기능 테스트를 실행하는 반도체 시험장치(예를 들면, 메모리 테스터)에는, 메모리 셀 어레이의 전체 어드레스 데이터를 기억하기 위한 대용량의 페일(fail) 메모리가 탑재되었다.

그러나, 피측정 메모리 디바이스의 대용량화에 따라 메모리 셀의 어드레스 데이터도 증대하므로, 상기 페일 메모리의 용량도 커져야 된다. 이 때문에, 페일메모리의 가격이 고액이 되어, 메모리 테스터 등의 반도체 시험장치의 가격도 대단히 고액으로 되어 버리는 문제가 있었다.

또한, 대용량의 반도체 메모리 디바이스의 기능을 테스트할 때는, 그 테스트 비용 및 테스트 시간을 감소하기 위해서, 다수개(예를 들면, 128개/테스트 스테이션)를 동시 측정하고 있다. 이와 같이, 대용량의 반도체 메모리 디바이스를 동시에 다수개를 측정하는 경우에는, 상기 페일 메모리는, 물론 대용량화 및 대형화가 필요해지고, 메모리 테스터의 가격이 더욱 높이 오르는 문제가 있었다. 또한, 이러한 메모리 테스터는, 가격이 높이 오르는 것 등을 이유로, 실용화에 이르지 않고 있는 상황이다.

본 발명은, 상기 종래의 과제를 해결하기 위해서 주어진 것으로, 불량 메모리 셀의 어드레스 데이터를 기억 가능하고, 또한 염가인 반도체 시험장치, 반도체 시험방법 및 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1에 의한 반도체 시험장치 및 반도체 시험방법을 설명하기 위한 블록도,

도 2는 본 발명의 실시예 2에 의한 반도체 시험장치 및 반도체 시험방법을 설명하기 위한 블록도,

도 3은 본 발명의 실시예 3에 의한 반도체 시험장치 및 반도체 시험방법을 설명하기 위한 블록도.

*도면의 주요 부분에 대한 부호의 설명*

1, 2, 3 : 반도체 시험장치(메모리 테스터)

11, 12,…, 1n : 피측정 메모리20 : No-Go 플래그

31, 32,…, 3n : 컬럼 어드레스 대응 카운터(C-COUNT)

41, 42,…, 4n : 로우 어드레스 대응 카운터(R-COUNT)

50 : 어드레스 발생기60 : 패스/페일 판정기

71, 72,…, 7n : 카운터

본 발명의 제 1 국면에 따른 반도체 시험장치는, 반도체 메모리 디바이스를 시험하는 반도체 시험장치에 있어서,

상기 반도체 메모리 디바이스에 테스트 패턴을 입력하는 패턴 발생기와,

상기 반도체 메모리 디바이스로부터 출력되는 패턴에 의해 상기 반도체 메모리 디바이스의 양부를 판정하는 판정기와,

상기 판정기에 의해 불량으로 판정된 경우에, 상기 반도체 메모리 디바이스내의 불량 메모리 셀의 어드레스 데이터를 기억하는 어드레스 카운터를 구비한 것을 특징으로 하는 것이다.

본 발명의 제 2 국면에 따른 반도체 시험장치는, 상기 제 1 국면에 기재된 반도체 시험장치에 있어서,

상기 어드레스 카운터는, 상기 불량 메모리 셀의 로우(row) 어드레스 데이터 또는 컬럼(column) 어드레스 데이터, 또는 그 양쪽의 어드레스 데이터를 기억하는 기구를 갖는 것을 특징으로 하는 것이다.

본 발명의 제 3 국면에 따른 반도체 시험장치는, 상기 제 1 또는 제 2 국면에 기재된 반도체 시험장치에 있어서,

상기 어드레스 카운터는, 상기 판정기에 의한 상기 반도체 메모리 디바이스의 양부판정과 동시에, 상기 어드레스 데이터를 기억하는 것을 특징으로 하는 것이다.

본 발명의 제 4 국면에 따른 반도체 시험장치는, 상기 제 1 내지 제 3 국면 중 어느 한 국면에 기재된 반도체 시험장치에 있어서,

상기 판정기에 의해 불량이라고 판정된 경우에, 상기 테스트 패턴에 포함되는 어드레스 데이터를 증가 또는 감소시켜, 그 증가 또는 감소시킨 어드레스 데이터를 상기 어드레스 카운터에 출력하는 어드레스 데이터 발생기를 더 구비한 것을 특징으로 하는 것이다.

본 발명의 제 5 국면에 따른 반도체장치의 시험방법은, 반도체 메모리 디바이스의 전기적 시험을 하는 반도체장치의 시험방법에 있어서,

상기 반도체 메모리 디바이스에 테스트 패턴을 입력하는 공정과,

상기 반도체 메모리 디바이스로부터 출력되는 패턴에 의해 상기 반도체 메모리 디바이스의 양부를 판정하는 공정과,

상기 반도체 메모리 디바이스가 불량이라고 판정된 경우에, 상기 반도체 메모리 디바이스내의 불량 메모리 셀의 어드레스 데이터를 어드레스 카운터에 의해서 기억하는 기억공정을 포함한 것을 특징으로 하는 것이다.

본 발명의 제 6 국면에 따른 반도체장치의 시험방법은, 상기 제 5 국면에 기재된 시험방법에 있어서,

상기 불량 메모리 셀의 로우 어드레스 테이터 또는 컬럼 어드레스 데이터, 또는 그 양쪽의 어드레스 데이터를 기억하는 것을 특징으로 하는 것이다.

본 발명의 제 7 국면에 따른 반도체장치의 시험방법은, 상기 제 5 또는 제 6 국면에 기재된 시험방법에 있어서,

상기 반도체 메모리 디바이스의 양부를 판정함과 동시에, 상기 불량 메모리 셀의 어드레스 데이터를 기억하는 것을 특징으로 하는 것이다.

본 발명의 제 8 국면에 따른 반도체장치의 시험방법은, 상기 제 5 내지 제 7 국면 중 어느 한 국면에 기재된 시험방법에 있어서, 상기 기억공정은,

상기 테스트 패턴에 포함되는 어드레스 데이터를 증가 또는 감소시키는 공정과,

증가 또는 감소된 어드레스 데이터를 상기 어드레스 카운터에 출력하는 공정을 포함하는 것을 특징으로 하는 것이다.

본 발명의 제 9 국면에 따른 반도체장치의 제조방법은, 상기 제 1 국면 내지 제 4 국면 중 어느 한 국면에 기재된 반도체 시험장치를 사용하여 반도체 메모리 디바이스를 시험하는 공정을 포함하는 것을 특징으로 하는 것이다.

본 발명의 제 10 국면에 따른 반도체장치의 제조방법은, 상기 제 5 국면 내지 제 8 국면 중 어느 한 국면에 기재된 반도체 시험방법을 사용하여 반도체 메모리 디바이스를 시험하는 공정을 포함하는 것을 특징으로 하는 것이다.

[발명의 실시예]

이하, 도면을 참조하여 본 발명의 실시예에 관해서 설명한다. 도면에서, 동일 또는 상당하는 부분에는 동일한 부호를 부여하고 그 설명을 간략화 내지 생략하는 경우가 있다.

(실시예 1)

도 1은 본 발명의 실시예 1에 의한 반도체 시험장치 및 반도체 시험방법을 설명하기 위한 블록도이다. 구체적으로는, 도 1은 메모리 셀의 컬럼 어드레스 데이터를 기억하기 위한 카운터를 갖는 다수개 동시 측정용의 메모리 테스터(1)를 도시한 도면이다.

도 1에서, 참조부호 1은 다수개 동시 측정용의 메모리 테스터, 11, 12, …, 1n은 피측정 메모리 디바이스(MUT: Memory Under Test), 20은 No-Go 플래그(Nogood-Good Flag), 31, 32, …, 3n은 메모리 셀의 컬럼 어드레스 데이터를기억하기 위한 컬럼 어드레스 대응 카운터(C-COUNT)를 도시하고 있다.

또한, 도시하지 않았지만, 메모리 테스터(1)는, 피측정 메모리 디바이스(11, 12,…, 1n)에 입력되는 테스트 패턴을 제어하는 알고리즘 패턴 발생기(이하, 「ALPG(Algorithmic Pattern Generator)」라고 칭함)를 구비하고 있다.

여기서, 피측정 메모리 디바이스(11, 12,…, 1n)는, 그 입력단자가 각각 ALPG에 접속되고(도시 생략), 출력단자가 No-Go 플래그(20)에 각각 접속되어 있다. 또한, 피측정 메모리 디바이스(11, 12,…, 1n)는, ALPG로부터 테스트 패턴이 입력된 후, No-Go 플래그(20)에 패턴을 출력한다.

No-Go 플래그(20)는, 그 입력단자가 피측정 메모리 디바이스(11, 12,…, 1n)에 각각 접속되고, 출력단자가 컬럼 어드레스 대응 카운터(31, 32,…, 3n)에 각각 접속되어 있다. 또한, No-Go 플래그(20)는, 피측정 메모리 디바이스(11, 12,…, 1n)로부터 입력된 패턴에 따라서 피측정 메모리 디바이스(11, 12,…, 1n)의 양호/불량을 판별하여, 불량으로 판별된 피측정 메모리 디바이스에 대응하는 플래그가 표시된다.

컬럼 어드레스 대응 카운터(31, 32,…, 3n)는, No-Go 플래그(20)에 각각 접속되어 있다. 또한, 컬럼 어드레스 대응 카운터(31, 32,…, 3n)는, 피측정 메모리 디바이스(11, 12,…, 1n)의 불량 메모리 셀의 어드레스 데이터(본 실시예 1에서는, 컬럼 어드레스 데이터)를 기억하기 위한 것이다.

다음에, 상기 반도체 시험장치를 사용한 반도체 시험방법에 관해서 설명한다. 우선, 테스트 패턴을 ALPG로부터 피측정 메모리 디바이스(11, 12,…, 1n)의 입력단자에 순차로 입력한다.

다음에, No-Go 플래그(20)에서, 피측정 메모리 디바이스(11, 12,…, 1n)의 출력단자로부터 출력되는 패턴과, 플래그(20) 내에 보존된 기대값 패턴을 비교하는 기능 테스트가 행하여진다. 여기서, 기능 테스트란, 반도체 메모리 디바이스내의 각 메모리 셀에의 데이터 기록 동작과, 각 메모리 셀로부터의 데이터 판독 동작을 확인하기 위한 전기적 시험이다.

이 기능 테스트시에, 피측정 메모리 디바이스(1i: i는 1∼n 중 어느 하나)의 메모리 셀이 불량으로 판별된 경우, 그 불량 메모리 셀을 갖는 피측정 메모리 디바이스(1i)에 접속된 No-Go 플래그(20)의 해당 부분에 Flag가 표시된다.

그리고, 상기 Flag가 표시됨과 동시에, 피측정 메모리 디바이스로부터 출력된 패턴 중 어드레스 데이터(본 실시예 1에서는, 컬럼 어드레스 데이터만)가, 실시간으로 컬럼 어드레스 대응 카운터(C-COUNTi)(3i)에 받아들여진다(기억된다).

여기서, 상기 컬럼 어드레스 데이터를 받아들이는(기억하는) 방법으로서는, 상세한 내용은 후술하지만(실시예 3 참조), 예를 들면, ALPG로부터 출력된 테스트 패턴 중의 어드레스 데이터를 간단히 증가(카운트 업) 또는 감소(카운트 다운)한 단순한 데이터를 받아들이는 방법만으로 좋다.

이상과 같이, 본 실시예 1에서는, 피측정 메모리 디바이스(1i) 내에 메모리 셀의 불량이 발생한 경우에, 그 불량 메모리 셀의 컬럼 어드레스 데이터를 피측정 메모리 디바이스(1i)에 대응하는 컬럼 어드레스 대응 카운터(3i)에 기억하였다.

본 실시예 1에 의하면, 반도체 메모리 디바이스의 전체 어드레스 공간을 기억하는 종래의 대용량의 페일 메모리와 동등한 기능을 컬럼 어드레스 대응 카운터(3n)라는 단순한 구성으로 얻을 수 있다. 따라서, 종래와 같은 비싼 페일 메모리가 불필요해지므로, 반도체 시험장치의 가격을 종래의 수백 분의 1로부터 1000분의 1 정도로 대폭 감소할 수 있다. 또한, 반도체장치의 제조 비용을 감소할 수 있다(후술하는 실시예 2, 3에 관해서도 마찬가지임).

이때, 본 실시예 1에서는, 불량 메모리 셀의 컬럼 어드레스 데이터를 컬럼 어드레스 대응 카운터(31, 32,…, 3n)에 의해 기억하고 있지만, 이것으로 한정되지 않고, 불량 메모리 셀의 로우 어드레스 데이터를 그것에 대응하는 카운터에 의해 기억하여도 된다.

(실시예 2)

도 2는 본 발명의 실시예 2에 의한 반도체 시험장치 및 반도체 시험방법을 설명하기 위한 블록도이다. 구체적으로는, 도 2는 메모리 셀의 컬럼 어드레스 데이터를 기억하기 위한 카운터 및 메모리 셀의 로우 어드레스 데이터를 기억하기 위한 카운터를 갖는 다수개 동시 측정용의 메모리 테스터(2)를 도시한 도면이다.

본 실시예 2에 의한 메모리 테스터 2는, 실시예 1에 의한 메모리 테스터 1에, 메모리 셀의 로우 어드레스 데이터를 기억하기 위한 로우 어드레스 대응 카운터를 부가한 것이다.

도 2에 있어서, 참조부호 2는 다수개 동시 측정용의 메모리 테스터, 11, 12, …, 1n은 피측정 메모리 디바이스(MUT: Memory Under Test), 20은 No-Go 플래그(Nogood-Good Flag)를 나타낸다. 또한, 참조부호 31, 32,…, 3n은 메모리 셀의 컬럼 어드레스 데이터를 기억하기 위한 컬럼 어드레스 대응 카운터(C-COUNT)를, 41, 42,…, 4n은 메모리 셀의 로우 어드레스 데이터를 기억하기 위한 로우 어드레스 대응 카운터(R-COUNT)를 나타낸다.

또한, 도시하지 않았지만, 메모리 테스터(2)는, 피측정 메모리 디바이스(11, 12,…, 1n)에 입력되는 테스트 패턴을 제어하는 알고리즘 패턴 발생기(ALPG)를 구비한다.

여기서, 피측정 메모리 디바이스(11, 12,…, 1n)는, 그 입력단자가 ALPG에 각각 접속되고, 출력단자가 No-Go 플래그(20)에 각각 접속되어 있다. 피측정 메모리 디바이스(11, 12,…, 1n)는, ALPG로부터 테스트 패턴이 입력되면, No-Go 플래그(20)에 출력패턴을 출력한다.

No-Go 플래그(20)는, 그 입력단자가 피측정 메모리 디바이스(11, 12)에 각각 접속되고, 그 출력단자는, 컬럼 어드레스 대응 카운터(31, 32,…, 3n)에 각각 접속되어 있다. 또한, No-Go 플래그(20)의 출력단자는, 컬럼 어드레스 대응 카운터(31, 32,…, 3n)를 통해 로우 어드레스 대응 카운터(41, 42, …, 4n)에 각각 접속되어 있다.

컬럼 어드레스 대응 카운터(31, 32, …, 3n)는, 메모리 셀 어레이의 어드레스 데이터인 컬럼 어드레스 데이터를 기억하기 위한 것으로, 로우 어드레스 대응 카운터(41, 42, …, 4n)는, 메모리 셀 어레이의 어드레스 데이터인 로우 어드레스 데이터를 기억하기 위한 것이다.

다음에, 상기 반도체 시험장치를 사용한 반도체 시험방법에 관해서 설명한다. 우선, ALPG에서 만들어진 테스트 패턴을 피측정 메모리 디바이스(MUT)(11, 12, …, 1n)의 입력단자에 순차로 입력한다. 다음에, No-Go 플래그(20)에서, 피측정 메모리 디바이스(11, 12, …, 1n)의 출력단자로부터 출력되는 패턴을 체크함으로써 기능 테스트가 행하여진다. 여기서, 기능 테스트란, 각 메모리 셀에의 데이터기록과 데이터 판독 동작을 확인하기 위한 테스트이다.

그리고, 메모리 셀이 불량이라고 판별된 경우, 그 불량 메모리 셀을 갖는 피측정 메모리 디바이스(1i)에 접속된(대응하는) No-Go 플래그(20)의 해당 부분에 Flag가 표시된다.

이때, 테스트 패턴의 컬럼 어드레스 데이터를 실시간(기능 테스트와 동시에)으로 컬럼 어드레스 대응 카운터(C-COUNT 1, 2,…, n) (31, 32,…, 3n)에 받아들인다. 또한, 테스트 패턴의 로우 어드레스 데이터를 실시간(기능 테스트와 동시에)으로 로우 어드레스 대응 카운터(R-COUNT 1, 2,…, n) (41, 42,…, 4n)에 받아들인다.

여기서, 상기 어드레스 데이터를 받아들이는(기억하는) 방법으로서는, 상세한 내용은 후술하지만(실시예 3 참조), 예를 들면, ALPG에서 출력된 테스트 패턴 중의 어드레스 데이터를 간단히 증가(카운트 업) 또는 감소(카운트 다운)한 단순한 데이터를 받아들이는 것만으로 좋다.

이상과 같이 본 실시예 2에서는, 피측정 메모리 디바이스(1i) 내에 메모리 셀의 불량이 발생한 경우에, 그 불량 메모리 셀의 컬럼 어드레스 데이터를 피측정메모리 디바이스(1i)에 대응하는 어드레스 카운터(3i)에서 기억하고, 불량 메모리 셀의 로우 어드레스 데이터를 피측정 메모리 디바이스(1i)에 대응하는 어드레스 카운터(4i)에서 기억하는 것으로 하였다.

본 실시예 2에 의하면, 상기 실시예 1과 마찬가지로, 반도체 메모리 디바이스의 전체 어드레스 공간을 기억하는 종래의 대용량의 페일 메모리와 동등한 기능을, 컬럼 어드레스 대응 카운터 및 로우 어드레스 대응 카운터라는 단순한 구성으로 얻을 수 있다.

따라서, 종래와 같은 비싼 페일 메모리가 불필요해지기 때문에, 반도체 시험장치의 가격을 종래의 수백 분의 1에서 1000분의 1정도로 대폭 감소시킬 수 있다.

(실시예 3)

도 3은 본 발명의 실시예 3에 의한 반도체 시험장치 및 반도체 시험방법을 설명하기 위한 블록도이다. 구체적으로는, 도 3은, 기능 테스트 결과에 의거하여 그 페일 어드레스 데이터를 실시간으로 카운터에 기억시키는 동작을 설명하기 위한 블록도이다.

도 3에 있어서, 참조부호 3은 다수개 동시 측정용의 메모리 테스터, 11, 12, …, 1n은 피측정 메모리 디바이스(MUT: Memory Under Test), 50은 어드레스 발생기, 60은 패스/페일 판정기, 71, 72, …, 7n은 메모리 셀의 어드레스 데이터를 기억하기 위한 카운터를 나타낸다.

또한, 도시하지 않았지만, 메모리 테스터(3)는, 피측정 메모리 디바이스(11,12,…, 1n)에 입력되는 테스트 패턴을 제어하는 알고리즘 패턴 발생기(ALPG)를 구비한다.

여기서, 피측정 메모리 디바이스(11, 12, …, 1n)는, 그 입력단자가 ALPG에 각각 접속되고, 출력단자가 패스/페일 판정기(60)에 각각 접속된다. 피측정 메모리 디바이스(11, 12,…, 1n)는, ALPG로부터 테스트 패턴이 입력되면, 패스/페일 판정기(60)에 출력패턴을 출력한다.

어드레스 발생기(50)는, 피측정 메모리 디바이스(11, 12,…, 1n)의 어드레스 데이터를 개별로 관리하기 위한 것이다. 또한, 어드레스 발생기(50)는, 패스/페일 판정기(60)의 판정결과에 따라서 불량 메모리 셀을 갖는 피측정 메모리 디바이스(MUTi)(1i)에 대응하는 카운터(7i)에 불량 메모리 셀의 어드레스 데이터(예를 들면, 컬럼 어드레스 데이터 또는 로우 어드레스 데이터)를 기억시킨다.

패스/페일 판정기(60)는, 피측정 메모리 디바이스(11, 12,…, 1n)로부터 출력되는 패턴과, 내부에 기억하는 기대값 패턴을 비교 판정하여, 그 판정결과를 어드레스 발생기(50)에 출력한다.

카운터(71, 72,…, 7n)는, 피측정 메모리 디바이스(MUT)(11, 12,…, 1n)에 각각 대응하고, 불량 메모리 셀을 갖는 피측정 메모리(MUTi)(1i)에 대응하는 카운터(7i)에 어드레스 데이터(예를 들면, 컬럼 어드레스 데이터 또는 로우 어드레스 데이터)가 기억된다.

다음에, 상기 반도체 시험장치를 사용한 반도체 시험방법에 관해서 설명한다.

먼저, ALPG(도시 생략)에서 만들어진 테스트 패턴을 피측정 메모리 디바이스(MUT)(11, 12,…, 1n)의 입력단자(도시 생략)에 순차로 입력한다.

그리고, 패스/페일 판정기(60)에서, 피측정 메모리 디바이스(MUT)(11, 12,…, 1n)의 출력단자(도시 생략)로부터 출력되는 패턴과, 내부에 기억된 기대값 패턴을 비교 판정하여, 그 판정결과를 어드레스 발생기(50)에 출력한다.

다음에, 어드레스 발생기(50)는, 패스/페일 판정기(60)로부터 입력된 판정결과에 따라서 불량 메모리 셀을 갖는 피측정 메모리 디바이스(MUTi)에 대응하는 카운터(7i)에, 어드레스 데이터(예를 들면, 컬럼 어드레스 데이터 또는 로우 어드레스 데이터)를 기록한다(기억시킨다). 여기서, 어드레스 발생기(50)는, ALPG로부터 출력된 테스트 패턴 중의 어드레스 데이터를 증가(카운트 업) 또는 감소(카운트 다운)시키고, 그 증가 또는 감소시킨 데이터를 상기 어드레스 데이터로서, 카운터(7i)에 기억시킨다.

이상 설명한 것처럼, 본 실시예 3에서는, 패스/페일 판정기(60)에 의해서 피측정 메모리 디바이스(1i) 내의 메모리 셀이 불량이라고 판정된 경우에, 그 판정결과가 어드레스 발생기(50)에 보내진다. 그리고, 어드레스 발생기(50)에 의해 불량 메모리 셀을 갖는 피측정 메모리 디바이스(1i)에 대응하는 카운터에 불량 메모리 셀의 어드레스 데이터를 기억시키는 것으로 하였다.

이러한 본 실시예 3에 의하면, 상기 실시예 1, 2에 기재된 효과에 아울러, 실시간으로 페일 어드레스 데이터를 받아들일 수 있다고 하는 효과를 얻을 수 있다. 따라서, 스루풋을 향상시킬 수 있다.

이때, 본 실시예 3에서는, 하나의 어드레스 데이터(예를 들면, 컬럼 어드레스 데이터 또는 로우 어드레스 데이터)에 대응하는 카운터(71, 72,…, 7n)를 구비하지만, 이것으로 한정하지 않고, 2개의 어드레스 데이터(예를 들면, 컬럼 어드레스 데이터 및 로우 어드레스 데이터)에 대응 가능한 또 하나의 종류의 카운터를 더 구비하여도 된다. 이 경우도, 기능 및 동작은, 상술한 것과 마찬가지이다.

또한, 본 실시예 3에서는, 어드레스 데이터의 증가 또는 감소 처리를 어드레스 발생기(50)에 의해서 하였지만, 이것으로 한정하지 않고, 예를 들면 ALPG에 의해서 하여도 된다. 이 경우, 구성 부품 수를 줄일 수 있기 때문에, 반도체 시험장치의 가격을 더 염가로 할 수 있다.

또한, 본 실시예 3의 패스/페일 판정기(60) 대신에, 상기 실시예 1, 2의 No-Go 플래그(20)를 사용하여도 된다.

본 발명에 의하면, 불량 메모리 셀의 어드레스 데이터를 기억 가능하고, 또한 염가인 반도체 시험장치, 반도체 시험방법 및 반도체장치의 제조방법을 제공할 수 있다.

Claims

반도체 메모리 디바이스를 시험하는 반도체 시험장치에 있어서,

상기 반도체 메모리 디바이스에 테스트 패턴을 입력하는 패턴 발생기와,

상기 반도체 메모리 디바이스로부터 출력되는 패턴에 의해 상기 반도체 메모리 디바이스의 양부를 판정하는 판정기와,

상기 판정기에 의해 불량이라고 판정된 경우에, 상기 반도체 메모리 디바이스내의 불량 메모리 셀의 어드레스 데이터를 기억하는 어드레스 카운터를 구비한 것을 특징으로 하는 반도체 시험장치.
제 1 항에 있어서,

상기 어드레스 카운터는, 상기 불량 메모리 셀의 로우 어드레스 데이터 또는 컬럼 어드레스 데이터, 또는 그 양쪽의 어드레스 데이터를 기억하는 기구를 갖는 것을 특징으로 하는 반도체 시험장치.
제 1 항 또는 제 2 항에 있어서,

상기 판정기에 의해 불량이라고 판정된 경우에, 상기 테스트 패턴에 포함되는 어드레스 데이터를 증가 또는 감소시키고, 그 증가 또는 감소시킨 어드레스 데이터를 상기 어드레스 카운터에 출력하는 어드레스 데이터 발생기를 더 구비한 것을 특징으로 하는 반도체 시험장치.