CN1412829A - 半导体试验装置、半导体装置的试验方法和制造方法 - Google Patents
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Abstract
本发明的课题是提供能存储不合格存储单元的地址数据且是廉价的半导体试验装置、半导体试验方法和半导体装置的制造方法。如果从ALPG对作为试验对象的半导体存储器11、12、…、1n输入测试模式，则从半导体存储器11、12、…、1n对No－Go标记20输入模式。No－Go标记20根据从半导体存储器11、12、…、1n输入的模式，判定半导体存储器11、12、…、1n是否合格。利用对应的列地址对应计数器31、32、…、3n存储由No－Go标记20判定为不合格的半导体存储器内的不合格存储单元的列地址数据。
Description
(一)技术领域
本发明涉及半导体试验装置和半导体试验方法，特别是涉及半导体存储器的冗余测试。
(二)背景技术
近年来，在大容量的半导体存储器中，为了提高其成品率，冗余设计成为不可缺少的。所谓冗余设计，指的是下述这样的设计：预先在同一芯片内作成预备的存储单元，在半导体存储器完成后进行的电试验中发现了存储单元的不合格的情况下，使该不合格存储单元与预备的存储单元置换。
为了对该已被作了冗余设计的半导体存储器进行补救(即，上述存储单元的置换)，在半导体存储器的电试验(例如，功能测试)时，必须取入(存储)不合格存储单元的地址数据。
因此，以往，在进行半导体存储器的功能测试的半导体试验装置(例如存储器测试器)中，安装了用来存储存储单元阵列的全部地址数据的大容量的故障(fail)存储器。
但是，伴随被测定存储器的大容量化，由于存储单元的地址数据也增加了，故上述故障存储器的容量也必须增加。因此，存在故障存储器的价格很贵、存储器测试器等的半导体试验装置的价格也非常贵的问题。
此外，在进行大容量的半导体存储器的功能测试时，为了减少其测试成本和测试时间，进行了多个器件(例如，128个/测试台)的同时测定。这样，在同时测定多个大容量的半导体存储器的情况下，上述故障存储器必然更加大容量化和大型化，存在故障存储器的价格更贵的问题。此外，由于价格贵的缘故，这样的存储器测试器目前尚未实现实用化。
本发明是为了解决上述现有的课题而进行的，其目的在于提供能存储不合格存储单元的地址数据且是廉价的半导体试验装置、半导体试验方法和半导体装置的制造方法。
(三)发明内容
本发明的第1方面的半导体试验装置是对半导体存储器进行试验的半导体试验装置，其特征在于，具备：
模式发生器，对上述半导体存储器输入测试模式；
判定器，利用从上述半导体存储器输出的模式，判定上述半导体存储器是否合格；以及
地址计数器，在利用上述判定器进行了不合格的判定的情况下，存储上述半导体存储器内的不合格存储单元的地址数据。
本发明的第2方面的半导体试验装置的特征在于：在本发明的第1方面的半导体试验装置中，上述地址计数器具有存储上述不合格存储单元的行地址数据或列地址数据、或其两者的地址数据的机构。
本发明的第3方面的半导体试验装置的特征在于：在本发明的第1或第2方面的半导体试验装置中，上述地址计数器在由上述判定器进行的上述半导体存储器是否合格的判定的同时，存储上述地址数据。
本发明的第4方面的半导体试验装置的特征在于：在本发明的第1至第3方面的任一方面的半导体试验装置中，还具备地址数据发生器，该地址数据发生器在利用上述判定器进行了不合格的判定的情况下，使上述测试模式中包含的地址数据增加或减少，对上述地址计数器输出使之增加或减少了的地址数据。
本发明的第5方面的半导体装置的试验方法是对半导体存储器进行电试验的半导体装置的试验方法，其特征在于，具备下述工序：
对上述半导体存储器输入测试模式的工序；
利用从上述半导体存储器输出的模式来判定上述半导体存储器是否合格的工序；以及
在判定上述半导体存储器为不合格的情况下，利用地址计数器存储上述半导体存储器内的不合格存储单元的地址数据的存储工序。
本发明的第6方面的半导体装置的试验方法的特征在于：在本发明的第5方面的半导体装置的试验方法中，存储上述不合格存储单元的行地址数据或列地址数据、或其两者的地址数据。
本发明的第7方面的半导体装置的试验方法的特征在于：在本发明的第5或第6方面的半导体装置的试验方法中，在判定上述半导体存储器的是否合格的同时，存储上述不合格存储单元的地址数据。
本发明的第8方面的半导体装置的试验方法的特征在于：在本发明的第5至第7方面的任一方面所述的半导体装置的试验方法中，上述存储工序包含：使上述测试模式中包含的地址数据增加或减少的工序；以及对上述地址计数器输出被增加或减少了的地址数据的工序。
本发明的第9方面的半导体装置的制造方法的特征在于：包含使用本发明的第1至4方面的任一方面中所述的半导体试验装置对半导体存储器进行试验的工序。
本发明的第10方面的半导体装置的制造方法的特征在于：包含使用本发明的第5至8方面的任一方面中所述的半导体装置的试验方法对半导体存储器进行试验的工序。
(四)附图说明
图1是说明本发明的实施例1的半导体试验装置和半导体试验方法用的框图。
图2是说明本发明的实施例2的半导体试验装置和半导体试验方法用的框图。
图3是说明本发明的实施例3的半导体试验装置和半导体试验方法用的框图。
具体实施方式
以下，参照附图，说明本发明的实施例。图中，对同一或相当的部分标以同一符号，往往简化或省略其说明。
实施例1.
图1是说明本发明的实施例1的半导体试验装置和半导体试验方法用的框图。具体地说，图1是示出具有存储存储单元的列地址数据用的计数器的、同时测定多个器件用的存储器测试器1的图。
在图1中，参照符号1表示同时测定多个器件用的存储器测试器，11、12、…、1n表示被测定存储器(MUT：Memory Under Test)，20表示No-Go标记(Nogood-Good Flag)，31、32、…、3n表示存储存储单元的列地址数据用的列地址对应计数器(C-COUNT)。
此外，虽然未图示，但存储器测试器1具备进行输入到被测定存储器11、12、…、1n中的测试模式的控制的算法模式发生器(以下，称为「ALPG(Algorithmic Pattern Generator)」)。
在此，将被测定存储器11、12、…、1n的输入端子分别连接到ALPG上(省略图示)，输出端子连接到No-Go标记20上。此外，如果从ALPG输入测试模式，则被测定存储器11、12、…、1n对No-Go标记20输出该模式。
将No-Go标记20的输入端子分别连接到被测定存储器11、12、…、1n上，输出端子分别连接到列地址对应计数器31、32、…、3n上。此外，No-Go标记20根据从被测定存储器11、12、…、1n输入的模式，判别被测定存储器11、12、…、1n的合格/不合格，显示与被判别为不合格的被测定存储器对应的标记。
将列地址对应计数器31、32、…、3n分别连接到No-Go标记20上。此外，列地址对应计数器31、32、…、3n是存储被测定存储器11、12、…、1n的不合格存储单元的地址数据(在本实施例1中，是列地址数据)用的计数器。
其次，说明使用了上述半导体试验装置的半导体试验方法。
首先，从ALPG对被测定存储器11、12、…、1n的输入端子依次输入测试模式。
其次，在No-Go标记20中进行比较从被测定存储器11、12、…、1n的输出端子输出的模式与在标志20内已被保存的预期值模式的功能测试。在此，所谓功能测试，指的是确认在半导体存储器内的对各存储单元的数据写入工作和来自各存储单元的数据读出工作用的电试验。
在该功能测试时，在判别为被测定存储器(1i：i是1～n的某一个)的存储单元不合格的情况下，在连接到具有该不合格存储单元的被测定存储器(1i)上的No-Go标记20的相当的部分中显示标记。
然后，在显示上述标记的同时，将从被测定存储器输出的模式中的地址数据(在本实施例1中，只是列地址数据)以实时(real time)方式取入(存储)到列地址对应计数器(C-COUNTi)(3i)中。
在此，作为取入(存储)上述列地址数据的方法，其细节在后面叙述(参照实施例3)，但例如取入只是单单增加(上计数)或减少(下计数)了从ALPG输出的测试模式中的地址数据的单纯的数据即可。
如上所述，在本实施例1中，在被测定存储器(1i)内发生了存储单元的不合格的情况下，在与被测定存储器(1i)对应的列地址对应计数器(3i)中存储了该不合格存储单元的列地址数据。
按照本实施例1，可用列地址对应计数器(3n)这样的单纯的结构得到与存储半导体存储器的全部地址空间的现有的大容量的故障存储器同等的功能。因而，由于不需要现有的那样的价格贵的故障存储器，故可将半导体试验装置的价格降低到现有的存储器测试器的价格的约几百分之1至千分之1。再者，可降低半导体装置的制造成本(关于后述的实施例2、3，也是同样的)。
再有，在本实施例1中，利用列地址对应计数器31、32、…、3n存储了不合格存储单元的列地址数据，但不限于此，也可利用与行地址数据对应的计数器存储不合格存储单元的行地址数据。
实施例2.
图2是说明本发明的实施例2的半导体试验装置和半导体试验方法用的框图。具体地说，图2是示出具有存储存储单元的列地址数据用的计数器和存储存储单元的行地址数据用的计数器的、同时测定多个器件用的存储器测试器2的图。
本实施例2的存储器测试器2是在实施例1的存储器测试器1中附加了存储存储单元的行地址数据用的行地址对应计数器的存储器测试器。
在图2中，参照符号2表示同时测定多个器件用的存储器测试器，11、12、…、1n表示被测定存储器(MUT：Memory Under Test)，20表示No-Go标记(Nogood-Good Flag)。此外，参照符号31、32、…、3n表示存储存储单元的列地址数据用的列地址对应计数器(C-COUNT)，41、42、…、4n表示存储存储单元的行地址数据用的行地址对应计数器(R-COUNT)。
此外，虽然未图示，但存储器测试器2具备控制输入到被测定存储器11、12、…、1n中的测试模式的算法模式发生器(以下，称为「ALPG」)。
在此，将被测定存储器11、12、…、1n的输入端子分别连接到ALPG上，输出端子连接到No-Go标记20上。如果从ALPG输入测试模式，则被测定存储器11、12、…、1n对No-Go标记20输出该输出模式。
将No-Go标记20的输入端子分别连接到被测定存储器11、12、…、1n上，输出端子分别连接到列地址对应计数器31、32、…、3n上。此外，No-Go标记20的输出端子经列地址对应计数器31、32、…、3n分别连接到行地址对应计数器41、42、…、4n上。
列地址对应计数器31、32、…、3n用来存储作为存储单元阵列的地址数据的列地址数据，行地址对应计数器41、42、…、4n用来存储作为存储单元阵列的地址数据的行地址数据。
其次，说明使用了上述半导体试验装置的半导体试验方法。
首先，对被测定存储器(MUT)11、12、…、1n的输入端子依次输入由ALPG作成的测试模式。其次，在No-Go标记20中通过检验从被测定存储器11、12、…、1n的输出端子输出的模式，进行功能测试。在此，所谓功能测试，指的是确认对各存储单元的数据写入和数据读出工作用的测试。
然后，在存储单元被判别为不合格的情况下，在连接到具有该不合格存储单元的被测定存储器(1i)上的(对应的)No-Go标记20的该部分中显示标记。
此时，以实时方式(与功能测试同时地)将测试模式的列地址数据取入到列地址对应计数器(C-COUNT1、2、…、n)(31、32、…、3n)中。再者，以实时方式(与功能测试同时地)将测试模式的行地址数据取入到行地址对应计数器(R-COUNT1、2、…、n)(41、42、…、4n)中。
在此，作为取入(存储)上述地址数据的方法，其细节在后面叙述(参照实施例3)，但例如取入只是单单增加(上计数)或减少(下计数)了从ALPG输出的测试模式中的地址数据的单纯的数据即可。
如上所述，在本实施例2中，在被测定存储器(1i)内发生了存储单元不合格的情况下，在与被测定存储器(1i)对应的地址计数器(3i)中存储了该不合格存储单元的列地址数据，在与被测定存储器(1i)对应的地址计数器(4i)中存储了该不合格存储单元的行地址数据。
按照本实施例2，与实施例1相同，可用列地址对应计数器和行地址对应计数器这样的简单的结构得到与存储半导体存储器的全部地址空间的现有的大容量的故障存储器同等的功能。
因而，由于不需要现有的那样的价格贵的故障存储器，故可将半导体试验装置的价格降低到现有的存储器测试器的价格的约几百分之1至千分之1。
实施例3.
图3是说明本发明的实施例3的半导体试验装置和半导体试验方法用的框图。具体地说，图3是说明根据功能测试的结果以实时方式在计数器中存储该故障地址数据的工作用的框图。
在图3中，参照符号3表示同时测定多个器件用的存储器测试器，11、12、…、1n表示被测定存储器(MUT：Memory Under Test)，50表示地址发生器，60表示合格/不合格判定器，71、72、…、7n表示存储存储单元的地址数据用的计数器。
此外，虽然未图示，但存储器测试器3具备控制输入到被测定存储器11、12、…、1n中的测试模式的算法模式发生器(ALPG)。
在此，将被测定存储器11、12、…、1n的输入端子分别连接到ALPG上，输出端子分别连接到合格/不合格判定器60上。如果从ALPG输入测试模式，则被测定存储器11、12、…、1n对合格/不合格判定器60输出该输出模式。
地址发生器50逐个地管理被测定存储器11、12、…、1n的地址数据。此外，地址发生器50根据合格/不合格判定器60的判定结果，在与具有不合格存储单元的被测定存储器(MUTi)(1i)对应的计数器7i中存储不合格存储单元的地址数据(例如列地址数据或行地址数据)。
合格/不合格判定器60对从被测定存储器11、12、…、1n输出的模式与在内部存储的预期值模式进行比较判定，将该判定结果输出给地址发生器50。
计数器71、72、…、7n分别与被测定存储器(MUT)11、12、…、1n相对应，在与具有不合格存储单元的被测定存储器(MUTi)(1i)对应的计数器(7i)中存储地址数据(例如列地址数据或行地址数据)。
其次，说明使用了上述半导体试验装置的半导体试验方法。
首先，对被测定存储器11、12、…、1n的输入端子(省略图示)依次输入由ALPG(省略图示)作成的测试模式。
然后，在合格/不合格判定器60中，对从被测定存储器(MUT)11、12、…、1n的输出端子(省略图示)输出的模式与在内部存储的预期值模式进行比较判定，将该判定结果输出给地址发生器50。
其次，地址发生器50根据从合格/不合格判定器60输入的判定结果，在与具有不合格存储单元的被测定存储器(MUTi)对应的计数器(7i)中写入(存储)地址数据(例如列地址数据或行地址数据)。在此，地址发生器50使从ALPG输出的测试模式中的地址数据增加(上计数)或减少(下计数)，将该增加或减少了的数据作为上述地址数据，存储在计数器(7i)中。
如以上所说明的那样，在本实施例3中，在利用合格/不合格判定器60判定被测定存储器(1i)内的存储单元为不合格的情况下，将该判定结果送给地址发生器50。然后，利用地址发生器50在与具有不合格存储单元的被测定存储器(1i)对应的计数器中存储不合格存储单元的地址数据。
按照本实施例3，除了实施例1、2中所述的效果外，可得到能以实时方式取入故障地址数据的效果。因而，可提高处理量。
再有，在本实施例3中，具备与1个地址数据(例如，列地址数据或行地址数据)对应的计数器71、72、…、7n，但不限于此，也可还具备可与2个地址数据(例如，列地址数据和行地址数据)对应的另一种计数器。此时，其功能和工作也与上述的相同。
此外，在本实施例3中，利用地址发生器50进行了地址数据的增加或减少的处理，但不限于此，例如也可利用ALPG来进行。此时，由于可减少构成部件数目，故可进一步降低半导体试验装置的价格。
此外，也可使用实施例1、2的No-Go标记20来代替本实施例3的合格/不合格判定器60。
按照本发明，可提供能存储不合格存储单元的地址数据且是廉价的半导体试验装置、半导体试验方法和半导体装置的制造方法。
Claims (5)
1.一种半导体试验装置，该半导体试验装置对半导体存储器进行试验，其特征在于，具备：
模式发生器，对上述半导体存储器输入测试模式；
判定器，利用从上述半导体存储器输出的模式，判定上述半导体存储器是否合格；以及
地址计数器，在利用上述判定器进行了不合格的判定的情况下，存储上述半导体存储器内的不合格存储单元的地址数据。
2.如权利要求1中所述的半导体试验装置，其特征在于：
上述地址计数器具有存储上述不合格存储单元的行地址数据或列地址数据、或其两者的地址数据的机构。
3.如权利要求1或2中所述的半导体试验装置，其特征在于：
上述地址计数器在由上述判定器进行的上述半导体存储器是否合格的判定的同时，存储上述地址数据。
4.如权利要求1或2中所述的半导体试验装置，其特征在于：
还具备地址数据发生器，该地址数据发生器在利用上述判定器进行了不合格的判定的情况下，使上述测试模式中包含的地址数据增加或减少，对上述地址计数器输出被增加或减少了的地址数据。
5.一种半导体装置的制造方法，其特征在于：
包含使用权利要求1至4的任一项中所述的半导体试验装置对半导体存储器进行试验的工序。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned | ||
| C20 | Patent right or utility model deemed to be abandoned or is abandoned |