JP2007322141A - 半導体集積回路試験装置及び方法 - Google Patents

半導体集積回路試験装置及び方法 Download PDF

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Abstract

【課題】試験時間を短縮し、スループットの向上を図ることのできる半導体集積回路試験装置及びその方法を提供する。
【解決手段】複数の被試験対象デバイスに試験パターンを印加して試験を行なう半導体集積回路試験装置であって、前記複数の被試験対象デバイスのピンに対して、印加された試験パターンに応じて前記ピンから出力される出力データと所定の期待値とを比較することにより、前記出力データのパス／フェイル判定を行う判定手段と、各被試験対象デバイスのピンに対応して、前記判定手段によるパス／フェイル判定結果を個別に記憶する判定結果記憶手段と、前記判定手段において、前記出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果記憶手段に対して各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示する判定結果書込制御手段とを具備する。
【選択図】図１

Description

本発明は、半導体集積回路試験装置及び方法に関し、特にメモリＩＣの試験を行う際に用いる半導体集積回路試験装置及び方法に関する。
周知のように、半導体集積回路試験装置（いわゆるメモリテスタやＩＣテスタ）は、被試験対象デバイスとしての半導体集積回路に試験パターンを印加して得られる信号と予め定められている期待値とが一致している（パス）か否か（フェイル）を判定することにより、半導体集積回路の良品又は不良品を試験するものである。半導体集積回路の試験においては、試験効率を向上させるために並列して複数の半導体集積回路に対する試験が行われる。
複数の半導体集積回路を並列して試験するには、複数の半導体集積回路各々に対して同一の試験パターンを分配して同時に印加し、各々の半導体集積回路から得られる信号と予め定められた期待値を各半導体集積回路毎に比較し、この比較結果に応じてパス・フェイルを判定して、半導体集積回路各々の良品又は不良品を試験している。このように、被試験対象の半導体集積回路の並列数を増加させるほど、試験効率の向上を図ることができる。
図６は、従来の半導体集積回路試験装置の構成ブロック図である。この図に示すように、半導体集積回路試験装置は、ＣＰＵ（Central Processing Unit）１、パターン発生器２、フォーマッタ３、アドレス発生器４、判定回路５〜１０、フェイルデータログ回路１１及び１２、ＯＲ回路１３、ＡＮＤ回路１４、アドレス書込制御部１５、アドレスメモリ１６から構成されている。
この半導体集積回路試験装置は、複数（ｎ個）の被試験対象メモリ（以下、ＤＵＴと称す）２０ａ〜２０ｎの良否判定試験を行なうものである。これらＤＵＴ２０ａ〜２０ｎは、図示しないＤＵＴボードを介して半導体集積回路試験装置と接続されている。なお、以下では説明の簡略化のため、データ入力ピン及びデータ出力ピンを２ピンずつ備えるＤＵＴを想定して説明する。
ＣＰＵ１は、所定の制御プログラムに基づいて、半導体集積回路試験装置の全体動作を制御するものである。パターン発生器２は、ＣＰＵ１による制御の下、ＤＵＴ２０ａ〜２０ｎへの試験パターン信号を生成し、フォーマッタ３に出力する。フォーマッタ３は、上記試験パターン信号を例えばＲＺ（Return to Zero）信号、またはＮＲＺ（Non Return to Zero）信号に波形整形し、当該波形整形後の試験パターン信号をＤＵＴ２０ａ〜２０ｎのデータ入力ピンに出力する。アドレス発生器４は、ＣＰＵ１による制御の下、試験パターン信号の記憶先アドレスを生成し、当該記憶先アドレスを示すアドレス信号をフォーマッタ３及びアドレスメモリ１６のデータ入力ピンに出力する。また、フォーマッタ３は、上記アドレス発生器４から入力されるアドレス信号を波形整形してＤＵＴ２０ａ〜２０ｎのアドレス入力ピンに出力する。
ＤＵＴ２０ａ〜２０ｎは、上記アドレス発生器４により指定されたアドレスに試験パターン信号を記憶する一方、当該試験パターンに応じたデータ信号をデータ出力ピンから出力する。
判定回路５〜１０は、ＤＵＴ２０ａ〜２０ｎのデータ出力ピンに１対１に対応して設けられており、各データ出力ピンから出力されるデータ信号と予め定められた期待値とを比較し、データ信号のパス／フェイル判定を行なう。より具体的には、判定回路５は、アナログコンパレータ５ａ及びデジタルコンパレータ５ｂから構成されている。アナログコンパレータ５ａは、ＤＵＴ２０ａのデータ出力ピンＰｏ１から出力されるデータ信号と所定の基準電圧との比較を行い、当該比較結果を示す２値信号（Ｈｉ信号またはＬｏ信号）をデジタルコンパレータ５ｂに出力する。デジタルコンパレータ５ｂは、上記２値信号と期待値との比較によってパス／フェイル判定を行い、「パス」の場合Ｌｏ信号を、また「フェイル」の場合Ｈｉ信号を判定結果信号としてフェイルデータログ回路１１に出力する。一方、判定回路６は、判定回路５と同様にアナログコンパレータ６ａ及びデジタルコンパレータ６ｂから構成され、ＤＵＴ２０ａのデータ出力ピンＰｏ２から出力されるデータ信号のパス／フェイル判定を行い、判定結果信号をフェイルデータログ回路１２に出力する。
同じく判定回路７は、アナログコンパレータ７ａ及びデジタルコンパレータ７ｂから構成され、ＤＵＴ２０ｂのデータ出力ピンＰｏ１から出力されるデータ信号のパス／フェイル判定を行い、判定結果信号をフェイルデータログ回路１１に出力する。また、判定回路８は、アナログコンパレータ８ａ及びデジタルコンパレータ８ｂから構成され、ＤＵＴ２０ｂのデータ出力ピンＰｏ２から出力されるデータ信号のパス／フェイル判定を行い、判定結果信号をフェイルデータログ回路１２に出力する。
さらに、判定回路９は、アナログコンパレータ９ａ及びデジタルコンパレータ９ｂから構成され、ＤＵＴ２０ｎのデータ出力ピンＰｏ１から出力されるデータ信号のパス／フェイル判定を行ない、判定結果信号をフェイルデータログ回路１１に出力する。また、判定回路１０は、アナログコンパレータ１０ａ及びデジタルコンパレータ１０ｂから構成され、ＤＵＴ２０ｎのデータ出力ピンＰｏ２から出力されるデータ信号のパス／フェイル判定を行い、判定結果信号をフェイルデータログ回路１２に出力する。
このように、各ＤＵＴ２０ａ〜２０ｎのデータ出力ピンＰｏ１から出力されるデータ信号のパス／フェイル判定結果はフェイルデータログ回路１１に出力され、データ出力ピンＰｏ２から出力されるデータ信号のパス／フェイル判定結果はフェイルデータログ回路１２に出力される。つまり、フェイルデータログ回路は、ＤＵＴのデータ出力ピン数と同数分だけ設けられている。
フェイルデータログ回路１１は、セレクタ１１ａ、フェイルデータメモリ１１ｂ及びフェイルデータ書込制御部１１ｃから構成されている。セレクタ１１ａは、ＣＰＵ１の制御の下、判定回路５、７、９から入力される判定結果信号（Ｈｉ信号またはＬｏ信号）のいずれかを選択的にフェイルデータメモリ１１ｂ及びＯＲ回路１３に出力する。フェイルデータメモリ１１ｂは、フェイルデータ書込制御部１１ｃの制御の下、上記セレクタ１１ａから入力される判定結果信号（つまりパス／フェイル判定結果）を記憶する。また、このフェイルデータメモリ１１ｂは、ＣＰＵ１の制御の下、記憶しているパス／フェイル判定結果をＣＰＵ１に出力する。フェイルデータ書込制御部１１ｃは、ＡＮＤ回路１４の出力信号に基づいて、フェイルデータメモリ１１ｂの書込制御を行なう。より具体的には、フェイルデータ書込制御部１１ｃは、ＡＮＤ回路１４からＨｉ信号が出力された場合に、フェイルデータメモリ１１ｂに対してＷＥ（ライトイネーブル）信号を出力する。また、このフェイルデータ書込制御部１１ｃは、アドレスポインタ機能を有しており、フェイルデータメモリ１１ｂに記憶するパス／フェイル判定結果の書込アドレスを指定する。
同様に、フェイルデータログ回路１２は、セレクタ１２ａ、フェイルデータメモリ１２ｂ及びフェイルデータ書込制御部１２ｃから構成されている。セレクタ１２ａは、ＣＰＵ１の制御の下、判定回路６、８、１０から入力される判定結果信号（Ｈｉ信号またはＬｏ信号）のいずれかを選択的にフェイルデータメモリ１２ｂ及びＯＲ回路１３に出力する。フェイルデータメモリ１２ｂは、フェイルデータ書込制御部１２ｃの制御の下、上記セレクタ１２ａから入力される判定結果信号（つまりパス／フェイル判定結果）を記憶する。また、このフェイルデータメモリ１２ｂは、ＣＰＵ１の制御の下、記憶しているパス／フェイル判定結果をＣＰＵ１に出力する。フェイルデータ書込制御部１２ｃは、ＡＮＤ回路１４の出力信号に基づいて、フェイルデータメモリ１２ｂの書込制御を行なう。より具体的には、フェイルデータ書込制御部１２ｃは、ＡＮＤ回路１４からＨｉ信号が出力された場合に、フェイルデータメモリ１２ｂに対してＷＥ（ライトイネーブル）信号を出力する。また、このフェイルデータ書込制御部１２ｃは、アドレスポインタ機能を有しており、フェイルデータメモリ１２ｂに記憶するパス／フェイル判定結果の書込アドレスを指定する。
ＯＲ回路１３は、上記セレクタ１１ａ及び１２ａから入力される判定結果信号のＯＲ処理を行い、その処理結果を示す信号をＡＮＤ回路１４に出力する。ＡＮＤ回路１４は、図示しないクロック信号発生器から入力される所定のクロック信号と、上記ＯＲ回路１３から入力される信号とのＡＮＤ処理を行い、その処理結果を示す信号をアドレス書込制御部１５、フェイルデータ書込制御部１１ｃ及び１２ｃに出力する。
アドレス書込制御部１５は、ＡＮＤ回路１４の出力信号に基づいて、アドレスメモリ１６の書込制御を行なう。より具体的には、アドレス書込制御部１５は、ＡＮＤ回路１４からＨｉ信号が出力された場合に、アドレスメモリ１６に対してＷＥ（ライトイネーブル）信号を出力する。また、このアドレス書込制御部１５は、アドレスポインタ機能を有しており、アドレスメモリ１６に記憶すべきアドレス（つまりＤＵＴにおいて試験パターンが記憶されているアドレス）の書込アドレスを指定する。アドレスメモリ１６は、上記アドレス書込制御部１５の制御の下、アドレス発生器４から入力されるアドレス信号（つまりＤＵＴにおいて試験パターンが記憶されているアドレス）を記憶する。また、このアドレスメモリ１６は、ＣＰＵ１の制御の下、記憶しているアドレスをＣＰＵ１に出力する。
次に、このように構成された従来の半導体集積回路試験装置の動作について説明する。
まず、ＣＰＵ１は、パターン発生器２及びアドレス発生器４を制御して、試験パターン
及び当該試験パターンの記憶先アドレスの生成を指示する。パターン発生器３は、生成した試験パターン信号をフォーマッタ３を介してＤＵＴ２０ａ〜２０ｎのデータ入力ピンに出力する。一方、アドレス発生器４は、生成したアドレス信号をフォーマッタ３を介してＤＵＴ２０ａ〜２０ｎのアドレス入力ピンに出力する。ＤＵＴ２０ａ〜２０ｎは、指定されたアドレスに試験パターンを記憶する。このような一連の動作が繰り返されることにより、ＤＵＴ２０ａ〜２０ｎの全アドレスに試験パターンが記憶される。
次に、ＣＰＵ１は、アドレス発生器４を制御してアドレス（読出アドレス）の生成を指示する。アドレス発生器４は、生成した読出アドレスを示すアドレス信号をアドレスメモリ１６、及びフォーマッタ３を介してＤＵＴ２０ａ〜２０ｎのアドレス入力ピンに出力する。
ＤＵＴ２０ａ〜２０ｎは、指定された読出アドレスに記憶されている試験パターンに応じたデータ信号をデータ出力ピンＰｏ１及びＰｏ２からそれぞれ出力する。そして、判定回路５〜１０によって、各データ信号のパス／フェイル判定が行われる。ここで、ＣＰＵ１は、セレクタ１１ａ及び１２ａに対してＤＵＴ２０ａの判定結果信号を選択するように指示する。つまり、セレクタ１１ａは、判定回路５から入力される判定結果信号を選択してフェイルデータメモリ１１ｂ及びＯＲ回路１３に出力し、また、セレクタ１２ａは、判定回路６から入力される判定結果信号を選択してフェイルデータメモリ１２ｂ及びＯＲ回路１３に出力する。
ここで、例えば、セレクタ１１ａ及び１２ａから出力される判定結果信号がＬｏ信号の場合（つまりＤＵＴ２０ａのデータ出力ピンＰｏ１及びＰｏ２から出力されたデータ信号が「パス」と判定された場合）、ＯＲ回路１３の出力はＬｏ信号となり、ＡＮＤ回路１４の出力はＬｏ信号となる。従って、この場合、フェイルデータ書込制御部１１ｃ及び１２ｃとアドレス書込制御部１５はＷＥ信号を出力しないため、フェイルデータメモリ１１ｂ及び１２ｂは、セレクタ１１ａ及び１２ａから出力されるフェイル判定結果を記憶せず、また、アドレスメモリ１６はアドレス発生器４から出力されるアドレスを記憶しない。
一方、セレクタ１１ａ及び１２ａから出力される判定結果信号の内、一方もしくは両方がＨｉ信号の場合（つまりＤＵＴ２０ａのデータ出力ピンＰｏ１及びＰｏ２から出力されたデータ信号の内、一方もしくは両方が「フェイル」と判定された場合）、ＯＲ回路１３の出力はＨｉ信号となり、ＡＮＤ回路１４の出力はＨｉ信号となる。従って、この場合、フェイルデータ書込制御部１１ｃ及び１２ｃとアドレス書込制御部１５はＷＥ信号を出力するため、フェイルデータメモリ１１ｂ及び１２ｂは、セレクタ１１ａ及び１２ａから出力されるパス／フェイル判定結果を記憶し、また、アドレスメモリ１６はアドレス発生器４から出力されるアドレスを記憶する。
上記のような動作がＤＵＴ２０ａの全アドレスに対して行なわれ、その結果、フェイルデータメモリ１１ｂには、ＤＵＴ２０ａのデータ出力ピンＰｏ１から出力されたデータ信号のパス／フェイル判定結果が記憶され、フェイルデータメモリ１２ｂには、ＤＵＴ２０ａのデータ出力ピンＰｏ２から出力されたデータ信号のパス／フェイル判定結果が記憶され、また、アドレスメモリ１６には、「フェイル」と判定されたアドレスが記憶される。図７は、フェイルデータメモリ１１ｂ及び１２ｂ、アドレスメモリ１６に記憶されるデータ例を示すものである。なお、この図において、「１」は「フェイル」を示し、「０」は「パス」を示しており、また、アドレスＸ１、Ｘ２、Ｘ５のデータ信号は、データ出力ピンＰｏ１及びＰｏ２共に「パス」と判定され、各メモリにアドレス及びパス／フェイル判定結果が記憶されていない場合を示している。
そして、ＣＰＵ１は、上記のようにＤＵＴ２０ａのパス／フェイル判定結果の集計が終了すると、各メモリに記憶されているデータを読出し、集計結果を表示装置（図示せず）に表示させたり、集計結果に基づいてＤＵＴ２０ａの良否判定を行い、その結果を表示させる。続いて、ＣＰＵ１は、各メモリを初期化すると共に、セレクタ１１ａ及び１２ａに対してＤＵＴ２０ｂのパス／フェイル判定結果を選択するように指示し、上記と同様に、ＤＵＴ２０ｂについてのフェイル判定結果の集計処理を行う。以上のように、従来の半導体集積回路試験装置は、上述したパス／フェイル判定結果の集計処理をＤＵＴ２０ｎまで繰り返すことにより、複数のＤＵＴの良否判定試験を行なっている。なお、従来の半導体集積回路試験装置についての詳細は、例えば下記特許文献１を参照されたい。
特開２００４−３４８８９２号公報
上記のように、従来の半導体集積回路試験装置では、複数のＤＵＴの試験を行なう場合、パス／フェイル判定結果の集計処理をＤＵＴ毎に順次切り替えて行う必要があった。つまり、例えば、ＤＵＴを３２個同時に試験する場合、上記集計処理に費やす時間が３２倍に増大することになり、スループットの大幅な低下を招く原因となっていた。
本発明は、このような事情に鑑みてなされたものであり、試験時間を短縮し、スループットの向上を図ることのできる半導体集積回路試験装置及びその方法を提供することを目的とする。
上記課題を解決するために、本発明では、半導体集積回路試験装置に係る第１の解決手段として、複数の被試験対象デバイスに試験パターンを印加して試験を行なう半導体集積回路試験装置であって、前記複数の被試験対象デバイスのピンに対して、印加された試験パターンに応じて前記ピンから出力される出力データと所定の期待値とを比較することにより、前記出力データのパス／フェイル判定を行う判定手段と、各被試験対象デバイスのピンに対応して、前記判定手段によるパス／フェイル判定結果を個別に記憶する判定結果記憶手段と、前記判定手段において、前記出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果記憶手段に対して各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示する判定結果書込制御手段とを具備することを特徴とする。
また、本発明では、半導体集積回路試験装置に係る第２の解決手段として、上記第１の解決手段において、前記被試験対象デバイスのピンから出力される出力データの少なくとも１つが「フェイル」と判定された回数を、各被試験対象デバイス毎にカウントするフェイル数カウンタをさらに備え、前記判定結果書込制御手段は、前記フェイル数カウンタによりカウントされた前記回数が規定値を越えた場合、当該規定値を越えた被試験対象デバイスを除く他の被試験対象デバイスのピンから出力される出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果記憶手段に対して、各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示することを特徴とする。
また、本発明では、半導体集積回路試験装置に係る第３の解決手段として、上記第２の解決手段において、前記フェイル数カウンタにおける各被試験対象デバイスに対する前記回数のカウント結果の使用／不使用を選択する選択手段をさらに備え、前記判定結果書込制御手段は、前記選択手段によって「使用」と選択された被試験対象デバイスの前記回数が規定値を越えた場合、当該規定値を越えた被試験対象デバイス、及び前記選択手段によって「不使用」と選択された被試験対象デバイスを除く他の被試験対象デバイスのピンから出力される出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果記憶手段に対して、各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示することを特徴とする。
また、本発明では、半導体集積回路試験装置に係る第４の解決手段として、上記第１の解決手段において、前記パス／フェイル判定が行われた出力データの被試験対象デバイスにおける記憶先アドレスを記憶するアドレス記憶手段と、前記判定手段において、前記出力データの少なくとも１つが「フェイル」と判定された場合に、前記アドレス記憶手段に対して、パス／フェイル判定が行われた出力データの記憶先アドレスを記憶するように指示するアドレス書込制御手段とをさらに具備することを特徴とする。
また、本発明では、半導体集積回路試験装置に係る第５の解決手段として、上記第４の解決手段において、前記被試験対象デバイスのピンから出力される出力データの少なくとも１つが「フェイル」と判定された回数を、各被試験対象デバイス毎にカウントするフェイル数カウンタをさらに備え、前記フェイル数カウンタによりカウントされた前記回数が規定値を越えた場合、当該規定値を越えた被試験対象デバイスを除く他の被試験対象デバイスのピンから出力される出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果書込制御手段は、前記判定結果記憶手段に対して、各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示すると共に、前記アドレス書込制御手段は、前記アドレス記憶手段に対して前記記憶先アドレスを記憶するように指示することを特徴とする。
また、本発明では、半導体集積回路試験装置に係る第６の解決手段として、上記第５の解決手段において、前記フェイル数カウンタにおける各被試験対象デバイスに対する前記回数のカウント結果の使用／不使用を選択する選択手段をさらに備え、前記選択手段によって「使用」と選択された前記回数が規定値を越えた場合、当該規定値を越えた被試験対象デバイス、及び前記選択手段によって「不使用」と選択された被試験対象デバイスを除く他の被試験対象デバイスのピンから出力される出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果書込制御手段は、前記判定結果記憶手段に対して、各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示すると共に、前記アドレス書込制御手段は、前記アドレス記憶手段に対して前記記憶先アドレスを記憶するように指示することを特徴とする。
また、本発明では、半導体集積回路試験装置に係る第７の解決手段として、上記第１または第４のいずれかの解決手段において、前記判定結果書込制御手段は、各被試験対象デバイスの特定のピンから出力される出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果記憶手段に対して、各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示することを特徴とする。
また、本発明では、半導体集積回路試験装置に係る第８の解決手段として、上記第２、第３、第５または第６のいずれかの解決手段において、前記フェイル数カウンタは、特定のピンから出力される出力データが「フェイル」と判定された回数をカウントすることを特徴とする。
一方、本発明では、半導体集積回路試験方法に係る第１の解決手段として、複数の被試験対象デバイスに試験パターンを印加して試験を行なう半導体集積回路試験方法であって、前記複数の被試験対象デバイスのピンに対して、印加された試験パターンに応じて前記出力ピンから出力される出力データと所定の期待値とを比較することにより、前記出力データのパス／フェイル判定を行い、少なくとも１つの出力データが「フェイル」と判定された場合に、各被試験対象デバイスのピンに対応して個別にパス／フェイル判定結果を記憶することを特徴とする。
本発明によれば、複数の被試験対象デバイスのピンから出力される出力データのパス／フェイル判定結果を、各被試験対象デバイスのピンに対応して個別に記憶する判定結果記憶手段を備えるため、各被試験対象デバイスのパス／フェイル判定結果を同時に記録することができ、その結果、試験時間を短縮し、スループットの向上を図ることが可能である。
以下、図面を参照して、本発明の一実施形態について説明する。図１は、本実施形態における半導体集積回路試験装置の構成ブロック図である。なお、この図において、図６と同一の構成要素については同一符号を付し、説明を省略する。
図１に示すように、本実施形態における半導体集積回路試験装置は、各判定回路５〜１０に１対１に対応して設けられたフェイルデータメモリ３０〜３５と、これらフェイルデータメモリ３０〜３５の書込制御を行なうフェイルデータ書込制御部４０〜４５、ＯＲ回路５０ａ〜５０ｎ、フェイル数制御部６０ａ〜６０ｎを新たに備えている。
フェイルデータメモリ３０は、フェイルデータ書込制御部４０の制御の下、判定回路５（具体的にはデジタルコンパレータ５ｂ）から入力される判定結果信号（つまりパス／フェイル判定結果）を記憶する。また、このフェイルデータメモリ３０は、ＣＰＵ１の制御の下、記憶しているパス／フェイル判定結果をＣＰＵ１に出力する。フェイルデータ書込制御部４０は、ＡＮＤ回路１４の出力信号に基づいて、フェイルデータメモリ３０の書込制御を行なう。より具体的には、フェイルデータ書込制御部４０は、ＡＮＤ回路１４からＨｉ信号が出力された場合に、フェイルデータメモリ３０に対してＷＥ（ライトイネーブル）信号を出力する。また、このフェイルデータ書込制御部４０は、アドレスポインタ機能を有しており、フェイルデータメモリ３０に記憶するパス／フェイル判定結果の書込アドレスを指定する。
フェイルデータメモリ３１は、フェイルデータ書込制御部４１の制御の下、判定回路６（具体的にはデジタルコンパレータ６ｂ）から入力される判定結果信号（つまりパス／フェイル判定結果）を記憶する。また、このフェイルデータメモリ３１は、ＣＰＵ１の制御の下、記憶しているパス／フェイル判定結果をＣＰＵ１に出力する。フェイルデータ書込制御部４１は、上記フェイルデータ書込制御部４０と同様に、ＡＮＤ回路１４の出力信号に基づいて、フェイルデータメモリ３１の書込制御を行なう。
フェイルデータメモリ３２は、フェイルデータ書込制御部４２の制御の下、判定回路７（具体的にはデジタルコンパレータ７ｂ）から入力される判定結果信号（つまりパス／フェイル判定結果）を記憶する。また、このフェイルデータメモリ３２は、ＣＰＵ１の制御の下、記憶しているパス／フェイル判定結果をＣＰＵ１に出力する。フェイルデータ書込制御部４２は、上記フェイルデータ書込制御部４０と同様に、ＡＮＤ回路１４の出力信号に基づいて、フェイルデータメモリ３２の書込制御を行なう。
フェイルデータメモリ３３は、フェイルデータ書込制御部４３の制御の下、判定回路８（具体的にはデジタルコンパレータ８ｂ）から入力される判定結果信号（つまりパス／フェイル判定結果）を記憶する。また、このフェイルデータメモリ３３は、ＣＰＵ１の制御の下、記憶しているパス／フェイル判定結果をＣＰＵ１に出力する。フェイルデータ書込制御部４３は、上記フェイルデータ書込制御部４０と同様に、ＡＮＤ回路１４の出力信号に基づいて、フェイルデータメモリ３３の書込制御を行なう。
フェイルデータメモリ３４は、フェイルデータ書込制御部４４の制御の下、判定回路９（具体的にはデジタルコンパレータ９ｂ）から入力される判定結果信号（つまりパス／フェイル判定結果）を記憶する。また、このフェイルデータメモリ３４は、ＣＰＵ１の制御の下、記憶しているパス／フェイル判定結果をＣＰＵ１に出力する。フェイルデータ書込制御部４４は、上記フェイルデータ書込制御部４０と同様に、ＡＮＤ回路１４の出力信号に基づいて、フェイルデータメモリ３４の書込制御を行なう。
フェイルデータメモリ３５は、フェイルデータ書込制御部４５の制御の下、判定回路１０（具体的にはデジタルコンパレータ１０ｂ）から入力される判定結果信号（つまりパス／フェイル判定結果）を記憶する。また、このフェイルデータメモリ３５は、ＣＰＵ１の制御の下、記憶しているパス／フェイル判定結果をＣＰＵ１に出力する。フェイルデータ書込制御部４５は、上記フェイルデータ書込制御部４０と同様に、ＡＮＤ回路１４の出力信号に基づいて、フェイルデータメモリ３５の書込制御を行なう。
ＯＲ回路５０ａは、デジタルコンパレータ５ｂ及び６ｂから入力される判定結果信号のＯＲ処理を行い、その処理結果を示す信号をフェイル数制御部６０ａに出力する。ＯＲ回路５０ｂは、デジタルコンパレータ７ｂ及び８ｂから入力される判定結果信号のＯＲ処理を行い、その処理結果を示す信号をフェイル数制御部６０ｂに出力する。ＯＲ回路５０ｎは、デジタルコンパレータ９ｂ及び１０ｂから入力される判定結果信号のＯＲ処理を行い、その処理結果を示す信号をフェイル数制御部６０ｎに出力する。
フェイル数制御部６０ａは、上記ＯＲ回路５０ａからＨｉ信号が出力された場合（つまりＤＵＴ２０ａに対応する判定回路５及び６の内、少なくとも１つが「フェイル」と判定した場合）に、規定値をディクリメントするカウンタ機能を有しており、当該規定値が「０」になるまではＯＲ回路５０ａの出力信号を通過させてＯＲ回路１３に出力し、一方、規定値が「０」になった場合は、ＯＲ回路５０ａの出力信号を遮断してＯＲ回路１３への出力を停止する。
フェイル数制御部６０ｂは、上記ＯＲ回路５０ｂからＨｉ信号が出力された場合に、規定値をディクリメントするカウンタ機能を有しており、当該規定値が「０」になるまではＯＲ回路５０ｂの出力信号を通過させてＯＲ回路１３に出力し、一方、規定値が「０」になった場合は、ＯＲ回路５０ｂの出力信号を遮断してＯＲ回路１３への出力を停止する。
フェイル数制御部６０ｎは、上記ＯＲ回路５０ｎからＨｉ信号が出力された場合に、規定値をディクリメントするカウンタ機能を有しており、当該規定値が「０」になるまではＯＲ回路５０ｎの出力信号を通過させてＯＲ回路１３に出力し、一方、規定値が「０」になった場合は、ＯＲ回路５０ｎの出力信号を遮断してＯＲ回路１３への出力を停止する。
このように、各フェイル数制御部６０ａ〜６０ｎは、それぞれ各ＤＵＴ２０ａ〜２０ｎに１対１に対応して設けられている。なお、図１において、フェイルデータ書込制御部４０〜４５、ＯＲ回路１３及びＡＮＤ回路１４は、本発明における判定結果書込制御手段を構成するものである。また、アドレス書込制御部１５、ＯＲ回路１３及びＡＮＤ回路１４は、本発明におけるアドレス書込制御手段を構成するものである。さらに、フェイル数制御部６０a〜６０n及びＯＲ回路５０a〜５０nは、本発明におけるフェイル数カウンタを構成するものである。
次に、上記のように構成された本実施形態における半導体集積回路試験装置の動作について、図２のタイミングチャートを用いて詳細に説明する。なお、以下では説明の簡略化のために、ＤＵＴ２０ａ及び２０ｂを代表的に用いて説明し、各ＤＵＴ２０ａ及び２０ｂの全アドレスには、従来と同様な動作により試験パターンが記憶されているものとする。
ＣＰＵ１は、アドレス発生器４を制御してアドレス（読出アドレス）の生成を指示する。アドレス発生器４は、生成した読出アドレスを示すアドレス信号をアドレスメモリ１６、及びフォーマッタ３を介してＤＵＴ２０ａ及び２０ｂのアドレス入力ピンに出力する。この時指定されたアドレスを「Ｘ０」とし、当該アドレス「Ｘ０」に記憶されている試験パターンに応じてＤＵＴ２０ａ及び２０ｂから出力されるデータ信号のパス／フェイル判定処理を行う期間をサイクルＡとする。以下、図２に示すように、アドレスが「Ｘ１」、「Ｘ２」・・と順次選択され、それぞれのアドレスについて行なわれるパス／フェイル判定処理の期間をサイクルＢ、Ｃ・・・とする。
また、図２に示すように、ＤＵＴ２０ａのデータ出力ピンＰ０１に対応する判定回路５（具体的にはデジタルコンパレータ５ｂ）から、サイクルＡ、Ｅ、Ｆ、Ｇにおいて「フェイル」を示すＨｉ信号が出力され、サイクルＢ、Ｃ、Ｄにおいて「パス」を示すＬｏ信号が出力されるものとする。一方、ＤＵＴ２０ａのデータ出力ピンＰ０２に対応する判定回路６（具体的にはデジタルコンパレータ６ｂ）からは、サイクルＢにおいて「フェイル」を示すＨｉ信号が出力され、その他のサイクルにおいて「パス」を示すＬｏ信号が出力されるものとする。また、ＤＵＴ２０ｂのデータ出力ピンＰ０１に対応する判定回路７（具体的にはデジタルコンパレータ７ｂ）からは、サイクルＤにおいて「フェイル」を示すＨｉ信号が出力され、その他のサイクルにおいて「パス」を示すＬｏ信号が出力されるものとする。さらに、ＤＵＴ２０ｂのデータ出力ピンＰ０２に対応する判定回路８（具体的にはデジタルコンパレータ８ｂ）からは、全てのサイクルにおいて「パス」を示すＬｏ信号が出力されるものとする。
＜サイクルＡ＞
まず、サイクルＡにおいて、ＯＲ回路５０ａからはＨｉ信号が出力されるため、フェイル数制御部６０ａは、カウンタの規定値（本実施形態では例えば「４」に設定されている）をディクリメントすると共にＨｉ信号を出力する。また、ＯＲ回路５０ｂからはＬｏ信号が出力されるため、フェイル数制御部６０ｂは、カウンタの規定値（本実施形態では例えば「４」に設定されている）をディクリメントすることなくＬｏ信号を出力する。
この時、ＯＲ回路１３からはＨｉ信号が出力され、ＡＮＤ回路１４からはＨｉ信号が出力される。よって、フェイルデータ書込制御部４０〜４３、及びアドレス書込制御部１５からはＷＥ信号が出力されるため、フェイルデータメモリ３０〜３３は、それぞれに対応する判定回路から入力されるパス／フェイル判定結果を記憶し、また、アドレスメモリ１６はアドレス「Ｘ０」を記憶する。つまり、図３に示すように、サイクルＡにおいて、フェイルデータメモリ３０には「フェイル」を示す「１」が記憶され、フェイルデータメモリ３１〜３３には「パス」を示す「０」が記憶される。ここで、サイクルＡのパス／フェイル結果及びアドレス「Ｘ０」は、アドレスポインタ「０」で示される記憶領域に記憶される。
なお、フェイルデータ書込制御部４０〜４３、及びアドレス書込制御部１５は、ＷＥ信号の立下りに同期してアドレスポインタをインクリメントする。
＜サイクルＢ＞
次に、サイクルＢにおいて、ＯＲ回路５０ａからはＨｉ信号が出力されるため、フェイル数制御部６０ａは、カウンタの規定値（この時点では「３」）をディクリメントすると共にＨｉ信号を出力する。また、ＯＲ回路５０ｂからはＬｏ信号が出力されるため、フェイル数制御部６０ｂは、カウンタの規定値（この時点では「４」）をディクリメントすることなくＬｏ信号を出力する。
この時、ＯＲ回路１３からはＨｉ信号が出力され、ＡＮＤ回路１４からはＨｉ信号が出力される。よって、フェイルデータ書込制御部４０〜４３、及びアドレス書込制御部１５からはＷＥ信号が出力されるため、フェイルデータメモリ３０〜３３は、それぞれに対応する判定回路から入力されるパス／フェイル判定結果を記憶し、また、アドレスメモリ１６はアドレス「Ｘ１」を記憶する。つまり、図３に示すように、サイクルＢにおいて、フェイルデータメモリ３１には「フェイル」を示す「１」が記憶され、その他のフェイルデータメモリには「パス」を示す「０」が記憶される。なお、サイクルＢのパス／フェイル結果及びアドレス「Ｘ１」は、アドレスポインタ「１」で示される記憶領域に記憶される。
＜サイクルＣ＞
次に、サイクルＣにおいて、ＯＲ回路５０ａからはＬｏ信号が出力されるため、フェイル数制御部６０ａは、カウンタの規定値（この時点では「２」）をディクリメントせずにＬｏ信号を出力する。また、ＯＲ回路５０ｂからはＬｏ信号が出力されるため、フェイル数制御部６０ｂは、カウンタの規定値（この時点では「４」）をディクリメントすることなくＬｏ信号を出力する。
この時、ＯＲ回路１３からはＬｏ信号が出力され、ＡＮＤ回路１４からはＬｏ信号が出力される。よって、フェイルデータ書込制御部４０〜４３、及びアドレス書込制御部１５からはＷＥ信号が出力されないため、フェイルデータメモリ３０〜３３は、それぞれに対応する判定回路から入力されるパス／フェイル判定結果を記憶せず、また、アドレスメモリ１６はアドレス「Ｘ２」を記憶しない。つまり、図３に示すように、サイクルＣにおけるパス／フェイル判定結果及びアドレス「Ｘ２」は記憶されない。
＜サイクルＤ＞
次に、サイクルＤにおいて、ＯＲ回路５０ａからはＬｏ信号が出力されるため、フェイル数制御部６０ａは、カウンタの規定値（この時点では「２」）をディクリメントせずにＬｏ信号を出力する。また、ＯＲ回路５０ｂからはＨｉ信号が出力されるため、フェイル数制御部６０ｂは、カウンタの規定値（この時点では「４」）をディクリメントすると共にＨｉ信号を出力する。
この時、ＯＲ回路１３からはＨｉ信号が出力され、ＡＮＤ回路１４からはＨｉ信号が出力される。よって、フェイルデータ書込制御部４０〜４３、及びアドレス書込制御部１５からはＷＥ信号が出力されるため、フェイルデータメモリ３０〜３３は、それぞれに対応する判定回路から入力されるパス／フェイル判定結果を記憶し、また、アドレスメモリ１６はアドレス「Ｘ３」を記憶する。つまり、図３に示すように、サイクルＤにおいて、フェイルデータメモリ３２には「フェイル」を示す「１」が記憶され、その他のフェイルデータメモリには「パス」を示す「０」が記憶される。なお、サイクルＤのパス／フェイル結果及びアドレス「Ｘ３」は、アドレスポインタ「２」で示される記憶領域に記憶される。
＜サイクルＥ＞
次に、サイクルＥにおいて、ＯＲ回路５０ａからはＨｉ信号が出力されるため、フェイル数制御部６０ａは、カウンタの規定値（この時点では「２」）をディクリメントすると共にＨｉ信号を出力する。また、ＯＲ回路５０ｂからはＬｏ信号が出力されるため、フェイル数制御部６０ｂは、カウンタの規定値（この時点では「３」）をディクリメントすることなくＬｏ信号を出力する。
この時、ＯＲ回路１３からはＨｉ信号が出力され、ＡＮＤ回路１４からはＨｉ信号が出力される。よって、フェイルデータ書込制御部４０〜４３、及びアドレス書込制御部１５からはＷＥ信号が出力されるため、フェイルデータメモリ３０〜３３は、それぞれに対応する判定回路から入力されるパス／フェイル判定結果を記憶し、また、アドレスメモリ１６はアドレス「Ｘ４」を記憶する。つまり、図３に示すように、サイクルＥにおいて、フェイルデータメモリ３０には「フェイル」を示す「１」が記憶され、その他のフェイルデータメモリには「パス」を示す「０」が記憶される。なお、サイクルＥのパス／フェイル結果及びアドレス「Ｘ４」は、アドレスポインタ「３」で示される記憶領域に記憶される。
＜サイクルＦ＞
次に、サイクルＦにおいて、ＯＲ回路５０ａからはＨｉ信号が出力されるため、フェイル数制御部６０ａは、カウンタの規定値（この時点では「１」）をディクリメントすると共にＨｉ信号を出力する。また、ＯＲ回路５０ｂからはＬｏ信号が出力されるため、フェイル数制御部６０ｂは、カウンタの規定値（この時点では「３」）をディクリメントすることなくＬｏ信号を出力する。
この時、ＯＲ回路１３からはＨｉ信号が出力され、ＡＮＤ回路１４からはＨｉ信号が出力される。よって、フェイルデータ書込制御部４０〜４３、及びアドレス書込制御部１５からはＷＥ信号が出力されるため、フェイルデータメモリ３０〜３３は、それぞれに対応する判定回路から入力されるパス／フェイル判定結果を記憶し、また、アドレスメモリ１６はアドレス「Ｘ５」を記憶する。つまり、図３に示すように、サイクルＦにおいて、フェイルデータメモリ３０には「フェイル」を示す「１」が記憶され、その他のフェイルデータメモリには「パス」を示す「０」が記憶される。なお、サイクルＦのパス／フェイル結果及びアドレス「Ｘ５」は、アドレスポインタ「４」で示される記憶領域に記憶される。
＜サイクルＧ＞
次に、サイクルＧにおいて、ＯＲ回路５０ａからはＨｉ信号が出力されるが、フェイル数制御部６０ａは、カウンタの規定値が「０」になっているので、以降ＯＲ回路１３への信号出力を停止する。また、ＯＲ回路５０ｂからはＬｏ信号が出力されるため、フェイル数制御部６０ｂは、カウンタの規定値（この時点では「３」）をディクリメントすることなくＬｏ信号を出力する。
この時、ＯＲ回路１３からはＬｏ信号が出力され、ＡＮＤ回路１４からはＬｏ信号が出力される。よって、フェイルデータ書込制御部４０〜４３、及びアドレス書込制御部１５からはＷＥ信号が出力されないため、フェイルデータメモリ３０〜３３は、それぞれに対応する判定回路から入力されるパス／フェイル判定結果を記憶せず、また、アドレスメモリ１６はアドレス「Ｘ６」を記憶しない。つまり、図３に示すように、サイクルＧにおけるパス／フェイル判定結果及びアドレス「Ｘ６」は記憶されない。
ＣＰＵ１は、上記のような動作をＤＵＴの全アドレスについて行った後、各メモリに記憶されているデータを読出し、集計結果を表示装置（図示せず）に表示させたり、集計結果に基づいて各ＤＵＴの良否判定を行い、その結果を表示させる。
以上のように、本実施形態によれば、各判定回路に１対１に対応してパス／フェイル判定結果を記憶するフェイルデータメモリを設け、全ての判定回路の内、少なくとも１つが「フェイル」と判定したサイクルの場合に、全てのフェイルデータメモリに対してパス／フェイル判定結果を記憶させることにより、ＤＵＴ毎のパス／フェイル判定結果を同時に取り込むことができ、その結果、試験時間が短縮され、スループットの向上を図ることが可能である。また、全ての判定回路にて「パス」と判定されたサイクルのパス／フェイル判定結果を記憶しても意味がないため、そのようなサイクルは記憶しないことにより、記憶容量の小さいメモリを使用することができ、装置コストの低減を図ることができる。
さらに、サイクルＧで説明したように、本実施形態では、フェイル数制御部によって、それぞれのＤＵＴに対応する判定回路の内、少なくとも１つが「フェイル」と判定した回数をカウントし、当該回数が規定値を越えた場合、以降はそのフェイル数制御部からの信号出力を停止し、規定値を越えたＤＵＴを除く他のＤＵＴに対応する判定回路の内、少なくとも１つが「フェイル」と判定した場合に、全てのフェイルデータメモリに対して、パス／フェイル判定結果を記憶するように指示する。このような構成を採用することにより、フェイル数が多い特定のＤＵＴに影響されることなく、他のフェイル数の少ないＤＵＴのパス／フェイル判定結果を正確に集計することができる。以下、この理由について詳細に説明する。
仮にフェイル数制御部を設けない場合を想定すると、本実施形態では、全ての判定回路の内、少なくとも１つが「フェイル」と判定したサイクルの場合に、全てのフェイルデータメモリに対してパス／フェイル判定結果を記憶させる、という構成を採用しているので、例えばＤＵＴ２０ａにおける「フェイル」の発生頻度がＤＵＴ２０ｂと比べてはるかに大きい場合、サイクルの早い段階でフェイルデータメモリ３０及び３１は「フェイル」データで容量オーバとなり、一方、フェイルデータメモリ３２及び３３は「パス」データで容量オーバとなってしまう。この時、例えば後半のサイクルでＤＵＴ２０ｂにおける「フェイル」の発生頻度が上昇したとしても、「フェイル」データを集計することができず、ＤＵＴ２０ｂに関して正確な試験を行なうことができない。このように、試験結果がフェイル数が多い特定のＤＵＴに影響されることになる。
この問題を解決するためには、大容量のフェイルデータメモリを使用する方法が考えられるが、装置コストの増加を招くことになり好ましくない。従って、本実施形態のように、フェイル数をカウントして当該フェイル数が規定値を越えたＤＵＴを救済不可能品とみなし、以降は規定値を越えたＤＵＴを除く他のＤＵＴに対応する判定回路の内、少なくとも１つが「フェイル」と判定した場合に、全てのフェイルデータメモリに対して、パス／フェイル判定結果を記憶するように指示することで、フェイル数が多い特定のＤＵＴに影響されることなく、他のフェイル数の少ないＤＵＴのパス／フェイル判定結果を正確に集計することが可能である。
なお、大容量のフェイルデータメモリの使用が許可される場合は、フェイル数制御部を設ける必要はない。この場合、図１において、ＯＲ回路５０ａ〜５０ｎ、及びフェイル数制御部６０ａ〜６０ｎを設けずに、各デジタルコンパレータの出力をＯＲ回路１３に直接接続すれば良い。
また、本発明は上記実施形態に限らず、以下のような変形例が考えられる。
図４に本実施形態の変形例を示す。この図４において、図１と異なる点は、各フェイル数制御部６０ａ〜６０ｎの後段に、フェイル数制御部の出力信号と選択信号（DUT1EN〜DUTNEN）とのＡＮＤ処理を行うＡＮＤ回路７０ａ〜７０ｎが設けられ、また、各ＤＵＴのデータ出力ピンＰ０１に対応する判定回路５、７、９の出力信号とピン選択信号(PIN1EN）とのＡＮＤ処理を行うＡＮＤ回路８０ａ〜８０ｎが設けられ、さらに、また、各ＤＵＴのデータ出力ピンＰ０２に対応する判定回路６、８、１０の出力信号とピン選択信号(PIN2EN）とのＡＮＤ処理を行うＡＮＤ回路９０ａ〜９０ｎが設けられている。これらＡＮＤ回路７０ａ〜７０ｎの出力信号はＯＲ回路１３に入力されている。また、ＡＮＤ回路８０ａ及び９０ａの出力信号はＯＲ回路５０ａに入力され、ＡＮＤ回路８０ｂ及び９０ｂの出力信号はＯＲ回路５０ｂに入力され、さらにＡＮＤ回路８０ｎ及び９０ｎの出力信号はＯＲ回路５０ｎに入力されている。
上記のように、ＡＮＤ回路７０ａ〜７０ｎを設けることにより、フェイル数制御部６０ａ〜６０ｎにおけるカウンタ機能によるカウント結果の使用／不使用を選択することができる。すなわち、図５のタイミングチャートに示すように、選択信号DUT1ENを「Ｌｏ」、他の選択信号DUT2EN〜DUTNENを「Ｈｉ」とすると、常にＡＮＤ回路７０ａの出力信号は「Ｌｏ」となり、フェイル数制御部６０ａは「不使用」の状態となる。このような方法を採用することで、例えばＤＵＴ２０ａが初めから救済不可能品とわかっている場合などは、予めフェイル数制御部６０ａを「不使用」状態に選択することにより、ＤＵＴ２０ａのフェイル数に影響されることなく、他のＤＵＴのパス／フェイル判定結果を正確に集計することが可能である。
また、ＡＮＤ回路８０ａ〜８０ｎ及び９０ａ〜９０ｎを設けることにより、各ＤＵＴの特定の出力ピンに対応する判定回路によるパス／フェイル判定結果のみを使用することができる。すなわち、図５のタイミングチャートに示すように、ピン選択信号PIN1ENを「Ｈｉ」、PIN2ENを「Ｌｏ」とすると、ＯＲ回路５０ａ〜５０ｎからは、常に各ＤＵＴのデータ出力ピンＰ０１に対応する判定回路５、７、９の出力信号のＯＲ信号が出力されることになる。つまり、フェイル数制御部は、特定の出力ピンに対応する判定回路が「フェイル」と判定した回数のみをカウントすることになる。このような構成を採用することで、特定の出力ピンのフェイル数に影響されることなく、他の出力ピンのパス／フェイル判定結果を正確に集計することが可能である。
本発明の一実施形態における半導体集積回路試験装置の構成ブロック図である。 本発明の一実施形態における半導体集積回路試験装置の動作を示すタイミングチャート図である。 本発明の一実施形態における半導体集積回路試験装置によるパス／フェイル判定結果の集計結果を示す説明図である。 本発明の一実施形態における半導体集積回路試験装置の変形例である。 本発明の一実施形態における半導体集積回路試験装置の変形例の動作を示すタイミングチャート図である。 従来における半導体集積回路試験装置の構成ブロック図である。 従来における半導体集積回路試験装置によるパス／フェイル判定結果の集計結果を示す説明図である。
符号の説明
１…ＣＰＵ（Central Processing Unit）、２…パターン発生器、３…フォーマッタ、４…アドレス発生器、５〜１０…判定回路、３０〜３５…フェイルデータメモリ、４０〜４５…フェイルデータ書込制御部、５０ａ〜５０ｎ、１３…ＯＲ回路、６０ａ〜６０ｎ…フェイル数制御部、１１、１２…フェイルデータログ回路、１４、７０ａ〜７０ｎ、８０ａ〜８０ｎ、９０ａ〜９０ｎ…ＡＮＤ回路、１５…アドレス書込制御部、１６…アドレスメモリ


Claims (9)

  1. 複数の被試験対象デバイスに試験パターンを印加して試験を行なう半導体集積回路試験装置であって、
    前記複数の被試験対象デバイスのピンに対して、印加された試験パターンに応じて前記ピンから出力される出力データと所定の期待値とを比較することにより、前記出力データのパス／フェイル判定を行う判定手段と、
    各被試験対象デバイスのピンに対応して、前記判定手段によるパス／フェイル判定結果を個別に記憶する判定結果記憶手段と、
    前記判定手段において、前記出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果記憶手段に対して各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示する判定結果書込制御手段と
    を具備することを特徴とする半導体集積回路試験装置。
  2. 前記被試験対象デバイスのピンから出力される出力データの少なくとも１つが「フェイル」と判定された回数を、各被試験対象デバイス毎にカウントするフェイル数カウンタをさらに備え、
    前記判定結果書込制御手段は、前記フェイル数カウンタによりカウントされた前記回数が規定値を越えた場合、当該規定値を越えた被試験対象デバイスを除く他の被試験対象デバイスのピンから出力される出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果記憶手段に対して、各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示することを特徴とする請求項１記載の半導体集積回路試験装置。
  3. 前記フェイル数カウンタにおける各被試験対象デバイスに対する前記回数のカウント結果の使用／不使用を選択する選択手段をさらに備え、
    前記判定結果書込制御手段は、前記選択手段によって「使用」と選択された被試験対象デバイスの前記回数が規定値を越えた場合、当該規定値を越えた被試験対象デバイス、及び前記選択手段によって「不使用」と選択された被試験対象デバイスを除く他の被試験対象デバイスのピンから出力される出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果記憶手段に対して、各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示することを特徴とする請求項２記載の半導体集積回路試験装置。
  4. 前記パス／フェイル判定が行われた出力データの被試験対象デバイスにおける記憶先アドレスを記憶するアドレス記憶手段と、
    前記判定手段において、前記出力データの少なくとも１つが「フェイル」と判定された場合に、前記アドレス記憶手段に対して、パス／フェイル判定が行われた出力データの記憶先アドレスを記憶するように指示するアドレス書込制御手段と
    をさらに具備することを特徴とする請求項１記載の半導体集積回路試験装置。
  5. 前記被試験対象デバイスのピンから出力される出力データの少なくとも１つが「フェイル」と判定された回数を、各被試験対象デバイス毎にカウントするフェイル数カウンタをさらに備え、
    前記フェイル数カウンタによりカウントされた前記回数が規定値を越えた場合、当該規定値を越えた被試験対象デバイスを除く他の被試験対象デバイスのピンから出力される出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果書込制御手段は、前記判定結果記憶手段に対して、各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示すると共に、前記アドレス書込制御手段は、前記アドレス記憶手段に対して前記記憶先アドレスを記憶するように指示することを特徴とする請求項４記載の半導体集積回路試験装置。
  6. 前記フェイル数カウンタにおける各被試験対象デバイスに対する前記回数のカウント結果の使用／不使用を選択する選択手段をさらに備え、
    前記選択手段によって「使用」と選択された前記回数が規定値を越えた場合、当該規定値を越えた被試験対象デバイス、及び前記選択手段によって「不使用」と選択された被試験対象デバイスを除く他の被試験対象デバイスのピンから出力される出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果書込制御手段は、前記判定結果記憶手段に対して、各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示すると共に、前記アドレス書込制御手段は、前記アドレス記憶手段に対して前記記憶先アドレスを記憶するように指示することを特徴とする請求項５記載の半導体集積回路試験装置。
  7. 前記判定結果書込制御手段は、各被試験対象デバイスの特定のピンから出力される出力データの少なくとも１つが「フェイル」と判定された場合に、前記判定結果記憶手段に対して、各被試験対象デバイスのピンに対応するパス／フェイル判定結果を記憶するように指示することを特徴とする請求項１または４記載の半導体集積回路試験装置。
  8. 前記フェイル数カウンタは、特定のピンから出力される出力データが「フェイル」と判定された回数をカウントすることを特徴とする請求項２、３、５または６記載の半導体集積回路試験装置。
  9. 複数の被試験対象デバイスに試験パターンを印加して試験を行なう半導体集積回路試験方法であって、
    前記複数の被試験対象デバイスのピンに対して、印加された試験パターンに応じて前記出力ピンから出力される出力データと所定の期待値とを比較することにより、前記出力データのパス／フェイル判定を行い、
    少なくとも１つの出力データが「フェイル」と判定された場合に、各被試験対象デバイスのピンに対応して個別にパス／フェイル判定結果を記憶する
    ことを特徴とする半導体集積回路試験方法。








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