JPH097388A - 半導体試験用救済アドレス解析装置 - Google Patents
半導体試験用救済アドレス解析装置Info
- Publication number
- JPH097388A JPH097388A JP7175535A JP17553595A JPH097388A JP H097388 A JPH097388 A JP H097388A JP 7175535 A JP7175535 A JP 7175535A JP 17553595 A JP17553595 A JP 17553595A JP H097388 A JPH097388 A JP H097388A
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Abstract
(57)【要約】
【目的】 本発明は、同時測定個数Ｎが増えてもデバイ
ス試験のスループットが低下しない半導体試験用の救済
アドレス解析装置を実現する。 【構成】 フェイルバッファメモリ５からＤＵＴに対応
したデータを個々に並列に読み出して、各々並列に救済
アドレス解析処理を行う複数Ｍ個のコントロールユニッ
トを設ける。
ス試験のスループットが低下しない半導体試験用の救済
アドレス解析装置を実現する。 【構成】 フェイルバッファメモリ５からＤＵＴに対応
したデータを個々に並列に読み出して、各々並列に救済
アドレス解析処理を行う複数Ｍ個のコントロールユニッ
トを設ける。
Description
【０００１】
【産業上の利用分野】この発明は、冗長救済機能を有す
るメモリデバイスの試験において、多数個同時測定する
場合の救済アドレス解析処理を高速処理する装置に関す
る。
るメモリデバイスの試験において、多数個同時測定する
場合の救済アドレス解析処理を高速処理する装置に関す
る。
【０００２】
【従来の技術】冗長救済機能を有するメモリデバイスで
は、内部回路の縦横のＸ／Ｙアドレス線において本来の
Ｘ／Ｙアドレス線以外に、Ｘ／Ｙ両方向に単一あるいは
複数の救済用のアドレス線を有していて、レーザートリ
ミング等で不良アドレス線と入れ替えることでデバイス
の歩留まりを向上する。この為には、フェイルメモリの
データ内容を読み出して不良解析処理を実施して不良ア
ドレス情報を求める必要がある。半導体試験装置では、
ＤＵＴ試験の測定実行と並行して不良解析処理を実行す
る装置構成となっていて、デバイス試験のスループット
（throughput）が低下しないようにしている。
は、内部回路の縦横のＸ／Ｙアドレス線において本来の
Ｘ／Ｙアドレス線以外に、Ｘ／Ｙ両方向に単一あるいは
複数の救済用のアドレス線を有していて、レーザートリ
ミング等で不良アドレス線と入れ替えることでデバイス
の歩留まりを向上する。この為には、フェイルメモリの
データ内容を読み出して不良解析処理を実施して不良ア
ドレス情報を求める必要がある。半導体試験装置では、
ＤＵＴ試験の測定実行と並行して不良解析処理を実行す
る装置構成となっていて、デバイス試験のスループット
（throughput）が低下しないようにしている。
【０００３】図３に複数個（Ｎ＝４個）のデバイス（Ｄ
ＵＴ）を同時測定し、このフェイル情報から救済アドレ
スを解析する装置構成図の一例を示す。装置構成は、フ
ェイルメモリ２と、フェイルバッファメモリ５と、フェ
イルカウントユニット６と、コントロールユニット７
と、試験装置コントローラ８とで成る。
ＵＴ）を同時測定し、このフェイル情報から救済アドレ
スを解析する装置構成図の一例を示す。装置構成は、フ
ェイルメモリ２と、フェイルバッファメモリ５と、フェ
イルカウントユニット６と、コントロールユニット７
と、試験装置コントローラ８とで成る。
【０００４】フェイルメモリ２は、少なくともＤＵＴと
同一アドレス空間の格納メモリをＮ＝４系統有してい
て、測定実施毎に４個のＤＵＴ出力をＬＣ（logic comp
arator）で期待値と比較した結果のＰＡＳＳ／ＦＡＩＬ
データをこのファイルメモリに格納する。
同一アドレス空間の格納メモリをＮ＝４系統有してい
て、測定実施毎に４個のＤＵＴ出力をＬＣ（logic comp
arator）で期待値と比較した結果のＰＡＳＳ／ＦＡＩＬ
データをこのファイルメモリに格納する。
【０００５】フェイルバッファメモリ５は、フェイルメ
モリ２と同一のメモリ容量を有していて、フェイルメモ
リ２の内容をこのフェイルバッファメモリ５に転送格納
する。この転送完了後、次のＤＵＴ測定が実施される。
これにより、測定実施と並行して救済アドレスの解析処
理の実施を可能にしている。
モリ２と同一のメモリ容量を有していて、フェイルメモ
リ２の内容をこのフェイルバッファメモリ５に転送格納
する。この転送完了後、次のＤＵＴ測定が実施される。
これにより、測定実施と並行して救済アドレスの解析処
理の実施を可能にしている。
【０００６】フェイルカウントユニット６は、各ＤＵＴ
毎の不良ビット計数を並列実行する。即ち、前記フェイ
ルバッファメモリ５から各々のＤＵＴに対応するフェイ
ルメモリ部分から各々フェールデータを読み出して対応
するＸ、Ｙアドレス線の不良ビット数を計数する。ここ
で計数器は、各々のＤＵＴ毎に多数個有していて、デバ
イスの品種やチップ上のメモリブロック分割等によって
異なるが全部のＸ、Ｙアドレス線に対応した個数有して
いて、その個数は数千個にも及ぶ。
毎の不良ビット計数を並列実行する。即ち、前記フェイ
ルバッファメモリ５から各々のＤＵＴに対応するフェイ
ルメモリ部分から各々フェールデータを読み出して対応
するＸ、Ｙアドレス線の不良ビット数を計数する。ここ
で計数器は、各々のＤＵＴ毎に多数個有していて、デバ
イスの品種やチップ上のメモリブロック分割等によって
異なるが全部のＸ、Ｙアドレス線に対応した個数有して
いて、その個数は数千個にも及ぶ。
【０００７】コントロールユニット７は、マイクロコン
トローラによる高速演算回路であって、試験装置コント
ローラ８からの解析パラメータを受けて、フェイルバッ
ファメモリ５やフェイルカウントユニット６を制御し
て、初期化した後実行スタートさせる。以後の演算処理
はＤＵＴの個数である４回繰り返し実行する。即ち、上
記フェイルカウントユニット６から対応するＤＵＴ単位
の多数個の計数器のデータを読み出して、解析パラメー
タに対応したアルゴリズムで演算処理して、不良アドレ
ス線を特定し、他に不良セルが無いことも確認した後、
どのアドレス線を救済するのかの最適判断処理して、特
定する救済アドレス線を導き出し、その他の解析情報と
共に試験装置コントローラ８に供給する。上記における
不良解析の関連回路及び動作説明については、先願の特
願昭和６０ー１１４４７６、特願昭和６４ー１８０９５
０、実願平成４ー２９１４６、実願平成５ー７２３９３
に説明記述がある。
トローラによる高速演算回路であって、試験装置コント
ローラ８からの解析パラメータを受けて、フェイルバッ
ファメモリ５やフェイルカウントユニット６を制御し
て、初期化した後実行スタートさせる。以後の演算処理
はＤＵＴの個数である４回繰り返し実行する。即ち、上
記フェイルカウントユニット６から対応するＤＵＴ単位
の多数個の計数器のデータを読み出して、解析パラメー
タに対応したアルゴリズムで演算処理して、不良アドレ
ス線を特定し、他に不良セルが無いことも確認した後、
どのアドレス線を救済するのかの最適判断処理して、特
定する救済アドレス線を導き出し、その他の解析情報と
共に試験装置コントローラ８に供給する。上記における
不良解析の関連回路及び動作説明については、先願の特
願昭和６０ー１１４４７６、特願昭和６４ー１８０９５
０、実願平成４ー２９１４６、実願平成５ー７２３９３
に説明記述がある。
【０００８】ここで、ＤＵＴ４個の場合の処理時間を図
４に示す。処理時間９２は、フェイルメモリ２からへの
転送時間であって、同時測定するＤＵＴの個数には依存
せず一定の時間である。他方、コントロールユニット７
による救済アドレスの解を求める全処理時間９６は、Ｄ
ＵＴの個数に比例して増加し、ここでは単一ＤＵＴ処理
時間９４の４倍の処理時間を必要としていることがわか
る。
４に示す。処理時間９２は、フェイルメモリ２からへの
転送時間であって、同時測定するＤＵＴの個数には依存
せず一定の時間である。他方、コントロールユニット７
による救済アドレスの解を求める全処理時間９６は、Ｄ
ＵＴの個数に比例して増加し、ここでは単一ＤＵＴ処理
時間９４の４倍の処理時間を必要としていることがわか
る。
【０００９】試験装置コントローラ８は、デバイス試験
条件やデバイス品種や解析パラメータをコントロールユ
ニット７に供給し、他方、コントロールユニット７から
各ＤＵＴの救済アドレス情報等の解析結果を受けて、ウ
エハプローバ等のメモリリペア装置側へ供給する。
条件やデバイス品種や解析パラメータをコントロールユ
ニット７に供給し、他方、コントロールユニット７から
各ＤＵＴの救済アドレス情報等の解析結果を受けて、ウ
エハプローバ等のメモリリペア装置側へ供給する。
【００１０】
【発明が解決しようとする課題】上記説明で、コントロ
ールユニット７は、フェイルバッファメモリ５とフェイ
ルカウントユニット６を制御して、同時測定したＤＵＴ
の個数分の不良救済アドレスの解析演算を実行している
為、同時測定個数Ｎが６４個、１２８個と増えてくると
解析処理時間９４が個数に比例して増加する。この結
果、試験条件によってはコントロールユニット７の全処
理時間が次のＤＵＴ測定実行開始時刻を越えてしまう場
合が生じてくる。このことは次のＤＵＴ測定実行開始を
一時停止させることとなり、デバイス試験のスループッ
トの低下を招きはなはだ好ましくない。
ールユニット７は、フェイルバッファメモリ５とフェイ
ルカウントユニット６を制御して、同時測定したＤＵＴ
の個数分の不良救済アドレスの解析演算を実行している
為、同時測定個数Ｎが６４個、１２８個と増えてくると
解析処理時間９４が個数に比例して増加する。この結
果、試験条件によってはコントロールユニット７の全処
理時間が次のＤＵＴ測定実行開始時刻を越えてしまう場
合が生じてくる。このことは次のＤＵＴ測定実行開始を
一時停止させることとなり、デバイス試験のスループッ
トの低下を招きはなはだ好ましくない。
【００１１】そこで、本発明が解決しようとする課題
は、同時測定個数Ｎが増えてもデバイス試験のスループ
ットが低下しない半導体試験用の救済アドレス解析装置
を実現することを目的とする。
は、同時測定個数Ｎが増えてもデバイス試験のスループ
ットが低下しない半導体試験用の救済アドレス解析装置
を実現することを目的とする。
【００１２】
【課題を解決する為の手段】上記課題を解決するため
に、本発明の構成では、フェイルバッファメモリ５から
ＤＵＴに対応したデータを個々に並列に読み出して、各
々並列に救済アドレス解析処理を行う複数Ｍ個のコント
ロールユニットを設ける構成手段にする。コントロール
ユニットは、少なくとも２個で救済アドレス解析装置構
成する。これにより、フェイルメモリ２とフェイルバッ
ファメモリ５とフェイルカウントユニット６と試験装置
コントローラ８を有して、同時測定するＤＵＴ個数Ｎが
増えてもデバイス試験のスループットが低下しない半導
体試験用の救済アドレス解析装置を実現できる。
に、本発明の構成では、フェイルバッファメモリ５から
ＤＵＴに対応したデータを個々に並列に読み出して、各
々並列に救済アドレス解析処理を行う複数Ｍ個のコント
ロールユニットを設ける構成手段にする。コントロール
ユニットは、少なくとも２個で救済アドレス解析装置構
成する。これにより、フェイルメモリ２とフェイルバッ
ファメモリ５とフェイルカウントユニット６と試験装置
コントローラ８を有して、同時測定するＤＵＴ個数Ｎが
増えてもデバイス試験のスループットが低下しない半導
体試験用の救済アドレス解析装置を実現できる。
【００１３】
【作用】複数Ｍ個のコントロールユニットを設けて、個
々のＤＵＴに対応したフェイルバッファメモリを並列に
読み出して、各々並列に救済アドレス解析処理を実施す
ることで、ＤＵＴＮ個の処理時間を１／Ｍに低減する役
割がある。
々のＤＵＴに対応したフェイルバッファメモリを並列に
読み出して、各々並列に救済アドレス解析処理を実施す
ることで、ＤＵＴＮ個の処理時間を１／Ｍに低減する役
割がある。
【００１４】
【実施例】本発明の実施例は、図１に示すように同時測
定個数Ｎに対応したコントロールユニット７個数Ｎを設
けて、並行して各ＤＵＴの救済アドレスを解析する装置
構成図の一例である。装置構成は、フェイルメモリ２
と、フェイルバッファメモリ５と、フェイルカウントユ
ニット６と、コントロールユニット７1〜７4と、試験装
置コントローラ８とで成る。この構成で、コントロール
ユニット７1〜７4以外は従来と同様である。
定個数Ｎに対応したコントロールユニット７個数Ｎを設
けて、並行して各ＤＵＴの救済アドレスを解析する装置
構成図の一例である。装置構成は、フェイルメモリ２
と、フェイルバッファメモリ５と、フェイルカウントユ
ニット６と、コントロールユニット７1〜７4と、試験装
置コントローラ８とで成る。この構成で、コントロール
ユニット７1〜７4以外は従来と同様である。
【００１５】コントロールユニット７1、７2、７3、７4
は、従来のコントロールユニット７を４個設けたもの
で、ＤＵＴ個々に並行して救済アドレス解析処理する。
即ち、個々のコントロールユニット７1〜７4は、個々の
ＤＵＴに対応したフェイルバッファメモリ５1〜５4を並
列に読み出して、各々並列処理実行する。この結果、コ
ントロールユニット７1〜７4による処理時間は単一ＤＵ
Ｔの処理時間９４で処理終了でき、ＤＵＴの個数Ｎに依
存しない。
は、従来のコントロールユニット７を４個設けたもの
で、ＤＵＴ個々に並行して救済アドレス解析処理する。
即ち、個々のコントロールユニット７1〜７4は、個々の
ＤＵＴに対応したフェイルバッファメモリ５1〜５4を並
列に読み出して、各々並列処理実行する。この結果、コ
ントロールユニット７1〜７4による処理時間は単一ＤＵ
Ｔの処理時間９４で処理終了でき、ＤＵＴの個数Ｎに依
存しない。
【００１６】このように従来直列処理していたのを並列
処理することでアドレス救済解析処理時間を短縮するこ
とが可能となった。この結果、同時測定個数Ｎが増えた
りしてもデバイス試験のスループットの低下を妨げない
半導体試験用の救済アドレス解析装置を実現できた。
処理することでアドレス救済解析処理時間を短縮するこ
とが可能となった。この結果、同時測定個数Ｎが増えた
りしてもデバイス試験のスループットの低下を妨げない
半導体試験用の救済アドレス解析装置を実現できた。
【００１７】（応用例）上記実施例の説明では、ＤＵＴ
の個数Ｎに対応してＮ個のコントロールユニットを設け
た場合で説明したが、図２に示すように同時測定個数の
コントロールユニット７をＤＵＴの個数（Ｎ／２）を設
けて複数個ＤＵＴの救済アドレスの解析処理させる装置
構成としても良く、デバイス試験のスループットの低下
を防止可能である。また、ＤＵＴの個数（Ｎ／２）以外
に、所望個数Ｍのコントロールユニットを設けて救済ア
ドレス解析処理を分担処理させる装置構成としても良
い。
の個数Ｎに対応してＮ個のコントロールユニットを設け
た場合で説明したが、図２に示すように同時測定個数の
コントロールユニット７をＤＵＴの個数（Ｎ／２）を設
けて複数個ＤＵＴの救済アドレスの解析処理させる装置
構成としても良く、デバイス試験のスループットの低下
を防止可能である。また、ＤＵＴの個数（Ｎ／２）以外
に、所望個数Ｍのコントロールユニットを設けて救済ア
ドレス解析処理を分担処理させる装置構成としても良
い。
【００１８】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。複
数Ｍ個のコントロールユニットを設けて、個々のＤＵＴ
に対応したフェイルバッファメモリを並列に読み出し
て、各々並列に救済アドレス解析処理を実施可能になっ
た。これにより、ＤＵＴの個数Ｎに比例した処理時間の
増加を１／Ｍに低減する効果がある。この結果、デバイ
ス試験のスループットの低下を妨げない半導体試験用の
救済アドレス解析装置を実現できた。
ているので、下記に記載されるような効果を奏する。複
数Ｍ個のコントロールユニットを設けて、個々のＤＵＴ
に対応したフェイルバッファメモリを並列に読み出し
て、各々並列に救済アドレス解析処理を実施可能になっ
た。これにより、ＤＵＴの個数Ｎに比例した処理時間の
増加を１／Ｍに低減する効果がある。この結果、デバイ
ス試験のスループットの低下を妨げない半導体試験用の
救済アドレス解析装置を実現できた。
【図１】本発明の、同時測定個数Ｎ＝４に対応したコン
トロールユニット７個数Ｎを設けた救済アドレス解析装
置の一構成図である。
トロールユニット７個数Ｎを設けた救済アドレス解析装
置の一構成図である。
【図２】本発明の、同時測定個数Ｎ＝４に対応してコン
トロールユニット７個数（Ｎ／２）を設けた救済アドレ
ス解析装置の一構成図である。
トロールユニット７個数（Ｎ／２）を設けた救済アドレ
ス解析装置の一構成図である。
【図３】従来の、複数個４個の同時測定したフェイル情
報から救済アドレスを解析する装置構成図の一例であ
る。
報から救済アドレスを解析する装置構成図の一例であ
る。
【図４】従来のコントロールユニット７による処理時間
を説明する図である。
を説明する図である。
Claims (2)
- 【請求項１】 フェイルメモリ（２）とフェイルバッフ
ァメモリ（５）とフェイルカウントユニット（６）と試
験装置コントローラ（８）を有して、複数個Ｎ個同時測
定したＰＡＳＳ／ＦＡＩＬ情報からメモリデバイスの救
済アドレスを解析処理する装置において、 フェイルバッファメモリ（５）からＤＵＴに対応したデ
ータを個々に並列に読み出して、各々並列に救済アドレ
ス解析処理を行う複数Ｍ個のコントロールユニットを設
け、 以上を具備していることを特徴とした半導体試験用救済
アドレス解析装置。 - 【請求項２】 請求項１記載のコントロールユニットを
少なくとも２個で構成する半導体試験用救済アドレス解
析装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7175535A JPH097388A (ja) | 1995-06-19 | 1995-06-19 | 半導体試験用救済アドレス解析装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7175535A JPH097388A (ja) | 1995-06-19 | 1995-06-19 | 半導体試験用救済アドレス解析装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH097388A true JPH097388A (ja) | 1997-01-10 |
Family
ID=15997778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7175535A Pending JPH097388A (ja) | 1995-06-19 | 1995-06-19 | 半導体試験用救済アドレス解析装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH097388A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459292B1 (en) | 1999-04-30 | 2002-10-01 | Advantest Corporation | Testing system for semiconductor device |
| KR100442696B1 (ko) * | 2001-12-19 | 2004-08-02 | 삼성전자주식회사 | 반도체 메모리 소자의 병렬 테스트 시스템 |
| KR100520217B1 (ko) * | 1999-02-03 | 2005-10-12 | 삼성전자주식회사 | 패러럴 비트 테스트 기능을 갖는 반도체 메모리 장치 |
| JP2007085813A (ja) * | 2005-09-21 | 2007-04-05 | Advantest Corp | 試験装置 |
| US7533308B2 (en) | 2004-10-15 | 2009-05-12 | Fujitsu Microelectronics Limited | Semiconductor test system |
| JP2010014423A (ja) * | 2008-07-01 | 2010-01-21 | Yokogawa Electric Corp | 半導体試験装置 |
-
1995
- 1995-06-19 JP JP7175535A patent/JPH097388A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520217B1 (ko) * | 1999-02-03 | 2005-10-12 | 삼성전자주식회사 | 패러럴 비트 테스트 기능을 갖는 반도체 메모리 장치 |
| US6459292B1 (en) | 1999-04-30 | 2002-10-01 | Advantest Corporation | Testing system for semiconductor device |
| DE10019790C2 (de) * | 1999-04-30 | 2003-06-18 | Advantest Corp | Testsystem für Halbleitervorrichtungen |
| KR100442696B1 (ko) * | 2001-12-19 | 2004-08-02 | 삼성전자주식회사 | 반도체 메모리 소자의 병렬 테스트 시스템 |
| US7533308B2 (en) | 2004-10-15 | 2009-05-12 | Fujitsu Microelectronics Limited | Semiconductor test system |
| JP2007085813A (ja) * | 2005-09-21 | 2007-04-05 | Advantest Corp | 試験装置 |
| JP4749812B2 (ja) * | 2005-09-21 | 2011-08-17 | 株式会社アドバンテスト | 試験装置 |
| JP2010014423A (ja) * | 2008-07-01 | 2010-01-21 | Yokogawa Electric Corp | 半導体試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050405 |