KR100233316B1 - 반도체 기억 장치의 시험 방법, 및 반도체 기억 장치의 시험 장치/시험 시스템 - Google Patents

반도체 기억 장치의 시험 방법, 및 반도체 기억 장치의 시험 장치/시험 시스템 Download PDF

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Abstract

반도체 기억 장치를 테스트하기 위한 테스터를 개시한다. 테스터는, 반도체 기억 장치의 기능 시험 항목 중, 시험의 대상으로 되어 있는 반도체 기억 장치의 메모리셀의 양/불량의 판정에 필요한 항목을 처리한다. 이후, 반도체 기억 장치의 메모리셀의 양/불량의 판정에 필요한 항목을 시험한 결과에 기초하여 특정되는 불량 메모리셀의 어드레스를 스페어 로우/칼럼으로 치환하기 위한 치환 데이터의 연산과, 시험의 대상으로 되어 있는 반도체 기억 장치의 직류 특성의 시험을, 병렬로 처리해간다.

Description

반도체 기억 장치의 시험 방법, 및 반도체 기억 장치의 시험 장치/시험 시스템
본 발명은 리던던시 기술이 채용되어 있는 반도체 기억 장치의 시험 방법과, 리던던시 기술이 채용되어 있는 반도체 기억 장치를 시험하는 시험 장치에 관한 것이다.
반도체 기억 장치의 기억 용량은, 대규모화의 일로를 걷고 있다. 이 때문에, 반도체 기억 장치의 제조 수율의 향상은 곤란하게 되었다.
현재, 반도체 기억 장치의 대부분은, 리던던시 기술을 채용하고 있다. 양품의 취득수를 향상시키기 위해서이다. 리던던시 기술은, 메인의 셀 어레이의 불량로우/칼럼을, 스페어 로우/칼럼으로 각각 치환하는 기술이다. 이에 따라, 불량 로우/칼럼을 갖는 반도체 기억 장치는 구제되어, 제조 수율은 향상한다.
기억 용량이 아직 작았던 세대에는, 불량 로우/칼럼이 적고, 반도체 기억 장치칩에 준비하고 있는 스페어 로우/칼럼으로 충분히 구제할 수 있었다. 또한, 구제처리에 요하는 시간, 즉 불량 로우/칼럼을 스페어 로우/칼럼으로 대체하기 위한 치환 데이터를, 반도체 기억 장치칩에 프로그램하는 시간은, 비교적 짧은 시간으로 끝나고 있었다. 불량 로우/칼럼이 적고, 치환 데이터수가 적었기 때문이다.
그러나, 기억 용량이 대규모화되면서, 불량 로우/칼럼은, 급속히 증가되었다. 메모리셀 수의 증가, 제조 프로세스의 복잡화가 주된 원인이다. 이 때문에, 구제 처리에 요하는 시간은, 종래에 비해 극단적으로 길어져서, 작업 처리량이 저하한다 라고 하는 사정을 초래하고 있다. 또한, 불량 로우/칼럼의 수가 많고, 칩에 준비되어 있는 스페어 로우/칼럼의 수에서는, 부족한 사태도 발생하게 되었다. 이 때문에, 대규모화된 반도체 기억 장치에서는, 시험 플로우에, 반도체 기억 장치의 구제가 가능한지의 여부를 판정하는, “구제 판정 처리 공정”을 설치하도록 하고 있다. 즉 “구제 불가능”이라 판정된 장치는 배제하고, “구제 가능”이라고 판정된 장치만을 구제 처리 공정에 진행시킨다.
종래, 이러한 연구에 의해, 구제 처리 공정의 전체적인 효율화를 꾀하고, 작업 처리량의 저하를 억제하고 있다.
제1도는 종래의 반도체 기억 장치칩의 시험 방법을 도시한 흐름도이다.
제1도에는 반도체 기억 장치의 시험 플로우 중, 시험 개시로부터 구제 처리까지의 플로우가 표시되고 있다.
제1도에 도시한 바와 같이, 스텝(1)에서, 반도체 기억 장치칩의 직류 특성 시험과 기능 시험을 행한다.
계속해서, 스텝(2)에서, 직류 특성 시험의 결과 및 기능 시험의 결과에 기초하여, 시험 하에 있는 반도체 기억 장치칩(이하, DUT라 칭한다. DUT: Device Under Test)가 패스인지 페일인지를 판정하는 판정 처리를 행한다. 페일(ON)이면, 그 DUT는 불량이라 판단된다. 한편, 패스(YES)이면, 그 DUT는, 스텝(3)으로 진행된다.
스텝(3)에서, DUT의 구제가 가능한지의 여부를 판정하는 구제 판정 처리를 행한다. 구제 판정 처리에서는, 스텝(1)에서의 기능 시험에서 특정된 불량 메모리셀의 위치로부터, 구제하여야 할 로우/칼럼을 산출하는 처리(리던던시 해석)등이 행해진다.
계속해서, 스텝(4)에서, 구제 판정 처리의 결과에 기초하여, DUT의 구제가 가능한지의 여부를 판정하는 구제 판정 처리를 행한다. 페일(NO)이면, 그 DUT는 구제 불가능하다고 판단된다. 한편, 패스(YES)이면, 그 DUT는, 스텝(5)으로 진행된다. DUT의 구제가 가능한지의 여부의 판단의 일례는, 스텝(1)에서 산출된 구제하여야 할 로우/칼럼의 수가 각각, 칩에 준비 되어 있는 스페어 로우/칼럼의 수로 충분한지의 여부이다.
계속해서, 스텝(5)에서, 구제 처리를 행한다. 구제 처리에서는, 레이저 블로워를 사용하여 리던던시 회로에 포함되어 있는 휴즈를 블로우하고, 칩에 치환 데이터를 프로그램한다.
이와 같은 시험 플로우이면, 상술한 바와 같이, 구제 가능한 장치에만, 구제처리를 할 수 있어 구제 처리를, 효율적으로 행할 수 있다.
이와 같이 구제 처리의 효율을 향상시킴으로써, 작업 처리량이 향상하고, 짧은 시간에서 보다 많은 제품을 생산할 수 있다.
그러나, 반도체 기억 장치의 기억 용량의 대규모화는, “구제 판정 처리 공정”에도 영향을 주기 시작하였다. 즉, “구제 판정 처리 공정”에도, 긴 시간을 요하게 되었다. 이 결과, 제1도에 도시한 플로우에 의해서, 한번은 향상된 작업 처리량도 다시 악화되고 있다.
작업 처리량의 악화를 해결하는 하나의 방법으로서는, 반도체 시험 장치나, 레이저 블로워 등의 구제 장치의 대수를 증가시켜서, 생산 라인의 단위 시간당 처리 능력을 향상시키는 것이다.
그러나, 이 방법은, 고액의 시험 장치나, 구제 장치를 대량으로 구입할 필요성, 및 생산 라인의 개조, 혹은 신설할 필요성 등, 설비 투자에 부담이 된다. 이러한 설비 투자는 반도체 기억 장치 하나당 제조 비용을 크게 증가시킨다.
이 발명은, 상기한 사정을 감안하여 이루어진 것으로, 그 제1 목적은, 반도체 장치 하나당 제조 비용을 크게 증가시키지 않고서, 작업 처리량을 향상시킬 수 있는 반도체 장치의 시험 방법을 제공하는 것이다.
또한, 그 제2 목적은, 상기 제1 목적을 달성할 수 있는 시험 방법을 실행하는 반도체 시험 장치/시험 시스템을 제공하는 것이다.
상기 제1 목적을 달성하기 위해서, 본 발명에 관한 반도체 장치의 시험 방법에서는, 반도체 기억 장치의 기능 시험 항목 중, 시험의 대상으로 되어 있는 반도체 기억 장치의 메모리셀의 양/불량 판정에 필요한 항목을 시험하고, 상기 시험의 대상으로 되어 있는 반도체 기억 장치의 직류 특성을 시험하고, 상기 시험의 대상으로 되어 있는 반도체 기억 장치의 메모리셀의 양/불량 판정에 필요한 항목의 시험의 결과에 기초하여 특정되는 불량 메모리 셀의 어드레스를, 스페어 로우/칼럼으로 치환하기 위한 치환 데이터를 연산한다. 그리고, 상기 반도체 기억 장치의 직류 특성의 시험과, 치환 데이터의 연산을 병렬로 처리하도록 하였다.
이와 같이, 반도체 기억 장치의 직류 특성의 시험과, 치환 데이터의 연산을 병렬로 처리한다. 이에 따라, 치환 데이터의 연산 중에, 반도체 기억 장치의 직류 특성의 시험을 행할 수 있다. 따라서, 고액의 시험 장치의 대수를 늘리지 않고, 작업 처리량을 향상시킬 수 있다.
상기 제2 목적을 달성하기 위해서, 본 발명에 관한 반도체 시험 장치/시험 시스템에서는, 반도체 기억 장치의 직류 특성 시험 패턴 및 기능 시험 패턴을 발생하는 시험 패턴 발생기와, 상기 반도체 기억 장치의 불량 어드레스를, 스페어 로우/칼럼으로 치환하기 위한 치환 데이터를 연산하는 연산기를 포함하는 구제 판정 처리기를 구비한다. 그리고, 상기 반도체 기억 장치의 기능 시험 중, 시험의 대상으로 되어 있는 반도체 기억 장치의 메모리셀의 양/불량 판정에 필요한 기능 시험을, 상기 시험 패턴 발생기에 처리시킨 후, 불량 메모리셀의 어드레스를, 스페어 로우/칼럼으로 치환하기 위한 치환 데이터의 연산과, 상기 시험의 대상으로 되어 있는 반도체 기억 장치의 직류 특성의 시험을, 상기 구제 판정 처리 및 상기 시험 패턴 발생기에, 병렬로 처리시키는 제어기를 더 구비하고 있다.
이와 같이, 상기 구제 판정 처리기 및 상기 시험 패턴 발생기에, 제어기는 반도체 기억 장치의 직류 특성의 시험과, 치환 데이터의 연산을, 상기 구제 판정 처리기 및 시험 패턴 발생기에 병렬로 처리시킨다. 이에 따라, 치환 데이터의 연산 중에, 반도체 기억 장치의 특성의 시험을 행할 수 있다. 따라서, 고액의 시험 장치의 대수를 늘리지 않고, 작업 처리량을 향상시킬 수 있다.
제1도는 종래의 반도체 시험 장치의 시험 플로우를 도시한 흐름도.
제2도는 본 발명의 제1 실시 형태에 관한 반도체 시험 장치와 반도체 웨이페와의 관계를 도시한 사시도.
제3도는 본 발명의 제1 실시 형태에 관한 반도체 시험 장치의 블럭도.
제4도는 구제 판정 처리 장치의 블럭도.
제5도는 제1 실시 형태에 관한 반도체 시험 장치의 시험 플로우를 도시한 흐름도.
제6도는 제5도에 도시한 구제 판정 처리 장치가 갖는 구제 판정 처리 회로의 블럭도.
제7도는 제1 변형예에 관한 시험 플로우를 도시한 흐름도.
제8도는 제2 변형예에 관한 시험 플로우를 도시한 흐름도.
제9도는 제3 변형예에 관한 시험 플로우를 도시한 흐름도.
제10도는 본 발명의 제2 실시 형태에 관한 반도체 시험 장치의 블럭도.
제11도는 구제 판정 처리 장치의 블럭도.
제12도는 제11도에 도시한 구제 판정 처리 장치가 갖는 구제 판정 처리 회로의 블럭도.
제13도는 제2 실시 형태에 관한 반도체 시험 장치의 시험 플로우를 도시한 흐름도.
제14도는 제2 실시 형태에 관한 반도체 시험 장치의 시험 플로우를 도시한 흐름도.
제15도는 이 발명의 제3 실시 형태에 관한 반도체 시험 장치의 블럭도.
제16도는 불량 어드레스수 초과 판정 처리 장치의 블럭도.
제17도는 제3 실시 형태에 관한 반도체 시험 장치의 시험 플로우를 도시한 흐름도.
제18도는 제3 실시 형태에 관한 반도체 시험 장치의 시험 플로우를 도시한 흐름도.
* 도면의 주요부분에 대한 부호의 설명
100 : 반도체 시험 장치 102 : 제어 장치
106 : 구제 판정 처리 장치 108 : 시험 결과 판정 처리 장치
110 : 메인 메모리 112 : 최종 판정 처리 장치
150 : 테스트 스테이션 160 : 반도체 웨이퍼
170 : 반도체 기억 장치 입 300 : 구제 판정 처리 회로
이하, 본 발명의 실시 형태에 관해서 설명한다.
제2도는, 본 발명의 제1 실시 형태에 관한 반도체 시험 장치와 반도체 웨이퍼와의 관계를 도시한 사시도, 제3도는, 본 발명의 제1 실시 형태에 관한 반도체 시험 장치의 블럭도, 제4도는, 구제 판정 처리의 블럭도, 제5도는, 구제 판정 처리가 갖는 구제 판정 처리 회로의 블럭도, 제2도는, 본 발명의 제1 형태에 관한 반도체 기억 장치의 시험 플로우를 도시한 흐름도이다.
우선, 제2도에 도시한 바와 같이, 제1 실시 형태에 관한 반도체 시험 장치(100)는, 테스트 스테이션(150)에 접속되어 있다. 테스트 스테이션(150)은, 반도체 웨이퍼(160)에 형성된, 예를들면 다이내믹형 RAM 등이 집적된 반도체 기억 장치칩(170), 시험 장치(100)로부터 출력된 시험 패턴을 공급한다. 또한, 시험 장치(100)에, 칩(170)으로부터 출력된 응답 신호를 공급한다.
제3도에 도시한 바와 같이, 반도체 시험 장치(100)는, 제2도에 도시한 반도체 기억 장치칩(170)을 시험하는 직류 특성/기능 시험 장치(104)와, DUT의 구제가 가능한지의 여부를 판정하는 구제 판정 처리 장치(106)와, 직류 특성/기능 시험에 대한 DUT의 응답 신호와 기대치를 비교하여 직류 특성/기능 시험의 결과를 판정하는 시험 결과 판정 처리 장치(108)와, 시험 장치(100)를 동작시키기 위한 시험 프로그램, 판정 처리 장치(106,108)에 의해 얻어진 판정 결과, 및 판정 처리 장치(106)에 의해 얻어진 치환 데이터 등을 기억해 놓는 메인 메모리(110)와, 판정 처리 장치(106,108)에 의한 판정 결과에 기초하여 최종 결과를 판정하는 최종 판정 처리 장치(112)와, 상기 각 장치 블럭을 시험 프로그램에 따라서 제어하는 제어 장치(102)를 포함 하고 있다.
제4도에 도시한 바와 같이, 시험 장치(100)가 갖는 구제 판정 처리 장치(106)는, 구제 판정 처리 회로(300)를 갖는다. 처리 회로(30)는, 시험 프로그램에 따라서 제어 장치(102)에 의해 제어된다.
제5도에 도시한 바와 같이, 구제 판정 처리 회로(300)는, 치환 프로그램 등을 기억해 놓는 구제 판정 처리 알고리즘용 메모리(302)와, 기능 시험에 의해 특정된 DUT의 불량 어드레스를 기억해 놓는 불량 어드레스용 메모리(304)와, 불량 어드레스를 치환 프로그램에 따라서 스페어의 행 및 열로 치환하는 연산과, 이 연산 결과에 기초하여, DUT의 구제가 가능한지의 여부를 판정하는 구제 판정 처리 연산 회로(306)와, 처리 회로(300)를, 시험 장치 내부 신호 버스에 접속하기 위한 인터페이스 회로(310)를 포함하고 있다. 이들 각 회로 블럭은 각각, 시험 프로그램에 따라서, 제어 장치(102)에 의해 제어된다.
이하, 제6도에 도시한 시험 플로우를 참조하면서, 제1도에 도시한 시험 장치의 동작에 관해서 설명한다.
우선, 시험 프로그램을 시험 장치(100)의 메인 메모리(110)에, 치환 프로그램을 구제 판정 처리 알고리즘용 메모리(302)에 각각 로드한다. 시험 프로그램 및 치환 프로그램은 각각, 시험하는 반도체 장치마다 구비하고 있다. 그리고, 각각 플로피 디스크 등의 기억 매체에 보존되어 있다.
계속해서, 제6도의 스텝(1)에 도시한 바와 같이, 직류 특성/기능 시험 장치(104)를 이용하여, 기능 시험 중, DUT의 구제 판정에 필요한 기능 시험을 행한다(DUT에 실시하는 기능 시험항목 중, 적어도 DUT의 구제 판정에 필요한 항목을 시험한다.) 이 기능 시험의 시험 패턴 및 기대치에 관한 제어용 데이터는 시험 프로그램에 포함되어 있다. 이 기능 시험의 하나의 예는, 불량 어드레스를 특정하는 기능 시험이다. 구체적으로는, 데이터를, 도시하지 않는 반도체 기억 장치(DUT)에 각 어드레스마다 기록하고, 기록된 데이터를 판독해 본다. 기록된 데이터와 잘못된 데이터가 출력되면, 그 어드레스는 불량이라고 특정된다. 이에 따라 불량 어드레스가 특정되고, DUT의 구제 판정에 필요한 정보가 얻어진다. 얻어진 불량 어드레스의 정보는, 불량 어드레스용 메모리(304)에 기록된다. 이러한 기능 시험을 DUT의 모든 어드레스에 대하여 행한다.
기능 시험이 종료하면, 스텝(2)에 도시한 바와 같이, 직류 특성 시험, 나머지 기능 시험(기능 시험항목 중, 나머지 항목) 및 구제 판정 처리의 병렬 처리의 준비를 하고, 그리고, 병렬 처리를 개시한다.
우선, 스텝(3)에 도시한 바와 같이, 시험 장치(104)를 이용하여, 직류 특성 시험과, 나머지 기능 시험을 행한다. 이 직류 특성 시험의 시험 패턴 및 기대치에 관한 제어용 데이터, 및 나머지 기능 시험의 시험 패턴 및 기대치에 관한 제어용 데이터는 시험 프로그램에 포함되어 있다.
이 스텝(3)과 병렬하여, 스텝(4)에 도시한 바와 같이, 구제 판정 처리 장치(106)를 이용하여, 구제 판정 처리를 행한다. 이 구제 판정 처리에서는, 스텝(1)에서 특정되고, 그리고 메모리(304)에 기억된 불량 어드레스를, 메모리(302)에 기억되어 있는 치환 프로그램에 따라서, 스페어의 행 및 열로 치환하고, 치환 데이터를 생성한다. 이 치환 연산은, 구제 판정 처리 연산 회로(306)을 이용하여 행해진다. 또한, 연산 회로(306)는, 치환 결과에 기초하여, DUT의 구제가 가능한지 여부의 판정 결과를 동시에 행한다.
스텝(3) 및 스텝(4)의 처리가 함께 종료하면, 스텝(5)에 도시한 바와 같이, 최종 판정 처리 장치(112)를 이용하여, 최종의 판정을 행한다. 이 최종의 판정은, 시험 결과 판정 처리 장치(108)에 의해 얻어진, DUT가 패스인지 여부의 판정 결과와, 구제 판정 처리 장치(106)에 의해 얻어진, DUT의 구제가 가능한지 여부의 판정 결과에 기초하여 내려진다.
계속해서, 스텝(6)에서, 최종의 판정 결과가, 페일 및 구제가 불가능 중 어느 하나라도 포함하면(NO), 그 DUT는 불량이라 판단된다. 한편, 최종의 판정 결과가, 패스, 또한 구제 가능의 쌍방을 포함하면(YES), 그 DUT는 스텝(7)로 진행된다.
다음에, 스텝(7)에 도시한 바와 같이, 구제 장치(200)를 이용하여, 구제 처리를 행한다. 구제 장치(200)는, 구제 판정 처리 장치(106)에서 얻어진 치환 데이터에 따라서, 최종의 판정 결과가, 패스, 또한 구제 가능의 쌍방을 포함하는 DUT에 대하여 구제 처리를 행한다.
구제 장치(200)이 하나의 예는 레이저 블로워이다. 레이저 블로워는, DUT의 리던던시 회로 중에 포함되어 있는 휴즈를, 치환 데이터에 따라서 블로우하고, 치환 데이터를 DUT에 프로그램해 간다.
구제 장치(200)의 다른 예는 프로그램 기록이다. 프로그램 기록기는, DUT의 리던던시 회로 중에 포함되어 있는 PROM, 혹은 EEPROM에, 치환 데이터에 따라서 정보를 기록하고, 치환 데이터를 DUT에 프로그램해 간다.
구제 처리 이후에 관해서는, 공지의 시험 플로우에 따라서 행해진다.
이와 같은 제1 실시 형태에 관한 반도체 시험 장치에 따르면, 제6도에 도시한 바와 같이, 구제 판정 처리를, 직류 특성 시험 및 나머지 기능 시험과 병렬하여 행할 수 있다. 이 때문에, 구제 판정 처리에 요하는 시간을, 직류 특성 시험 및 나머지 기능 시험에 요하는 시간 중에 포함하게 할 수 있다. 구제 판정 처리에 요하는 시간을 외관상 제로로 할 수 있다. 이 때문에, 시험 개시일로부터 구제 처리까지 요하는 시간을 제1도에 도시한 종래의 시험 플로우에 비해 단축할 수 있고, 작업 처리량을 향상할 수 있다.
또, 구제 판정 처리에 요하는 시간이, 외관상, 없어지기 때문에, 반도체 시험 장치 한 대의 단위 시간당 처리 능력이 향상한다. 이 때문에, 생산 라인의 단위 시간당 처리 능력은, 반도체 시험 장치의 대수를 늘리지 않더라도 향상된다. 따라서, 고액의 반도체 시험 장치를 대량으로 구입하는 필요성, 및 생산 라인의 개조, 혹은 신설하는 필요성 등, 설비 투자의 부담을 종래보다도 가볍게 할 수 있다.
따라서, 제1 실시 형태에 관한 반도체 시험 장치에 따르면, 반도체 기억 장치칩 하나당 제조 비용을 크게 증가시키지 않고, 작업 처리량을 향상시킬 수 있다.
또, 제1 실시의 형태에 관한 반도체 시험 장치는, 이하에 설명하는 시험 플로우와 같이 동작시키는 것도 가능하다. 제7도는, 제1 변형예에 관한 시험 플로우를 도시한 흐름도이다.
제7도에 도시한 시험 플로우가, 제6도에 도시한 시험 플로우와 다른 부분은, 스텝(1)에 도시한 바와 같이 모든 기능 시험(DUT에 실시하는 기능 시험 항목 중, 모든 항목)을 행한 후에, 스텝(3)에 도시한 직류 특성 시험과, 스텝(4)에 도시한 구제 판정 처리를 병렬로 처리시키는 것이다.
제1 실시 형태에 관한 반도체 시험 장치를, 제7도에 도시한 시험 플로우로 동작시킬 때에는, 기능 시험과 직류 특성 시험과의 순서가, 제7도에 도시한 시험 플로우와 같이 변경되도록, 시험 프로그램을 변경하면 좋다.
제7도에 도시한 시험 플로우에 의해서도, 구제 판정 처리를, 직류 특성 시험과 병렬하여 행하기 때문에, 제5도에 도시한 시험 플로우와 마찬가지로, 반도체 기억 장치칩 하나에 드는 제조 비용을 크게 증가시키지 않고, 작업 처리량을 향상할 수 있다.
제8도는, 제2 변형예에 관한 시험 플로우를 도시한 흐름도이다.
제8도에 도시한 시험 플로우가, 제6도에 도시한 시험 플로우와 다른 부분은, 스텝(3A)에 도시한 바와 같이, 직류 특성 시험을 행한 후, 스텝(3B)에 도시한 바와 같이, 시험 결과 판정 처리 장치(108)에 의해 얻어진 판정 결과에 기초하여, 패스인지의 여부를 판정하고, 패스한 DUT만을, 다음 스텝(3C)으로 진행시키는 것이다. 또한, 스텝(3C)에 도시한 바와 같이, 나머지 기능 시험을 행한 후, 스텝(3D)에 도시한 바와 같이, 시험 결과 판정 처리 장치(108)에 의해 얻어진 판정 결과에 기초하여, 패스인지의 여부를 판정하고, 패스한 DUT만을, 다음 스텝(5)으로 진행시키는 것이다.
또한, 스텝(3C)에 도시한 바와 같이, 나머지 기능 시험을 행한 후, 스텝(3D)에 도시한 바와 같이, 시험 결과 판정 처리 장치(108)에 의해 얻어진 판정 결과에 기초하여, 패스인지의 여부를 판정하고, 패스한 DUT만을, 다음 스텝(5)으로 진행시키는 것이다.
제1 실시 형태에 관한 반도체 시험 장치를, 제8도에 도시한 시험 플로우를 동작시킬 때에도, 순서가, 제8도에 도시한 시험 플로우와 같이 변경되도록, 시험 프로그램을 변경하는 것만으로 해도 좋다.
제8도에 도시한 시험 플로우에서는, 특히 스텝(3b)에 도시한 바와 같이 직류 특성 시험에 패스한 DUT만을, 다음 스텝(3C)에 도시한 나머지 기능 시험으로 진행시키기 위해서, 쓸데 없는, 나머지 기능 시험을 행하지 않고서 끝낼 수 있다. 따라서, 제6도에 도시한 시험 플로우보다도, 더욱 작업 처리량이 향상한다.
제9도는, 제3 변형예에 관한 시험 플로우를 도시한 흐름도이다.
제9도에 도시한 시험 플로우가, 제7도에 도시한 시험 플로우와 다른 부분은, 스텝(1A)에 도시한 바와 같이, 모든 기능 시험을 행한 후, 스텝(1B)에 도시한 바와 같이, 시험 결과 판정 처리 장치(108)에 의해 얻어진 판정 결과에 기초하여, 패스인지의 여부를 판정하고, 패스한 DUT만을, 다음 스텝(2)으로 진행시키는 것이다. 또한 스텝(3a)에 도시한 바와 같이, 직류 특성 시험을 행한 후, 스텝(3B)에 도시한 바와 같이, 시험 결과 판정 처리 장치(108)에 의해 얻어진 판정 결과에 기초하여, 패스인지의 여부를 판정하고, 패스한 DUT만을, 다음 스텝(5)으로 진행시키는 것이다.
제1 실시 형태에 관한 반도체 시험 장치를, 제9도에 도시한 시험 플로우로 동작시킬 때에는, 순서가, 제9도에 도시한 시험 플로우와 마찬가지로 변경되도록, 시험 프로그램을 변경하면 좋다.
제9도에 도시한 시험 플로우에서는, 특히 스텝(1B)에 도시한 바와 같이 모든 기능 시험에 패스한 DUT만이, 스텝(2)으로 진행하기 때문에, 쓸데 없는, 직류 특성 시험과, 쓸데 없는, 구제 판정 처리를 행하지 않고서 끝난다. 따라서, 제7도에 도시한 시험 플로우보다도, 더욱 작업 처리량이 향상한다.
다음에, 본 발명의 제2 실시 형태에 관한 반도체 시험 장치에 관해서 설명한다.
제10도는, 본 발명의 제2 실시 형태에 관한 반도체 시험 장치의 블럭도, 제11도는 구제 판정 처리 장치의 블럭도, 제12도는 구제 판정 처리 장치가 갖는 구제 판정 처리 회로의 블럭도, 제13도 및 제14도는 각각 시험 플로우를 도시한 흐름도이다.
본 제2 실시 형태에 관한 반도체 시험 장치는, 구제 판정 처리를 직류 특성 시험, 혹은 직류 특성 시험 및 나머지 기능 시험과 병렬로 행할 뿐만 아니라, 복수개의 DUT에서 구제 판정 처리를 병렬로 행함으로써, DUT 하나당 구제 판정 처리에 요하는 시간을 더욱 단축시키고자 하는 것이다.
제10도에 도시한 바와 같이, 제2 실시 형태에 관한 반도체 시험 장치의 장치 블럭은, 제1 실시 형태에 관한 반도체 시험 장치의 장치 블럭과 거의 동일하다. 특히 다른 부분은 구제 판정 처리 장치(106)의 구성이다.
제11도에 도시한 바와 같이, 제2 실시 형태에 관한 반도체 시험 장치가 갖는 구제 판정 처리 장치(106)는 복수개의 구제 판정 처리 회로(300)를 갖는다. 이들 처리 회로(300)는 각각 시험 프로그램에 따라서 제어 장치(102)에 의해 제어된다. 제12도에 도시한 바와 같이, 구제 판정 처리 회로(300)는 각각 치환 프로그램 등을 기억해 놓는 구제 판정 처리 알고리즘용 메모리(302)와, 기능 시험에 의해 특정된 DUT의 불량 어드레스를 기억해 놓는 불량 어드레스용 메모리(304)와, 불량 어드레스를 치환 프로그램에 따라서 스페어의 행 및 열로 치환하는 연산과, 이 연산 결과에 기초하여, DUT의 구제가 가능한지의 여부를 판정하는 구제 판정 처리연산 회로(306)와, 처리 회로(300)가 어떤 DUT의 구제 판정 처리를 행하고 있는지를 명확하게 하기 위해서, DUT의 번호를 기억해 놓는 레지스터(308)와, 처리 회로(300)를 시험 장치 내부 신호 버스에 접속하기 위한 인터페이스 회로(310)를 포함하고 있다. 이들 각 회로 블럭은 각각 시험 프로그램에 따라서, 제어 장치(102)에 의해 제어된다.
이하, 제13도 및 제14도에도시한 시험 플로우를 참조하면서, 제2 실시 형태에 관한 반도체 시험 장치의 동작에 관해서 설명한다.
우선, 시험 프로그램을 시험 장치(100)의 메인 메모리(110)에, 치환 프로그램을 각 구제 판정 처리 회로(300)의 구제 판정 처리 알고리즘용 메모리(302)에 각각 로드한다.
계속해서, 제13도의 스텝(1)에 도시한 바와 같이, 직류 특성/기능 시험 장치(104)를 이용하여, 기능 시험 중, DUT의 구제가 필요한지의 여부를 조사하는 기능 시험을 행한다. 이 기능 시험의 시험 패턴 및 기대치에 관한 제어용 데이타는, 시험 프로그램에 포함되어 있다. 이 기능 시험의 하나의 예는, 도시하지 않은 반도체 기억 장치칩(DUT)의 메모리셀 어레이에, 이상한 메모리 셀이 포함되어 있는지의 여부를 판단하는 시험이다. 보다 구체적으로는, 모든 메모리 셀에 동일 데이터를 기록 판독하는 것이다. 그리고, DUT에서, 하나라도 다른 데이터가 출력되면, 그 DUT는 구제가 필요하다고 판단된다. 이러한 구제가 필요한지 여부의 판정 결과는, 시험 결과 판정 처리 장치(108)에 의해 얻어진다.
계속해서, 스텝(2)에 도시한 바와 같이, 시험 결과 판정 처리 장치(108)에 의해 얻어진 판정 결과에 기초하여, 구제가 필요한지의 여부를 판정한다. 구제가 필요하면(YES), 스텝(3)으로 진행한다.
스텝(3)에서는, 구제가 필요하다고 판정된 DUT를, 구제 판정 처리 회로(300)의 하나에 할당한다. 할당된 DUT의 번호는 레지스터(308)에 기억된다. 이 후 스텝(4)으로 진행한다.
또한, 스텝(2)에서, 구제가 불필요하면(NO), 스텝(4)으로 직접 진행한다.
스텝(4)에서는, 구제가 필요한지 여부의 판정 처리가, 시험의 대상으로 되어 있는 칩의 전부에서 종료했는지의 여부를 판단한다. 종료하지 않으면(NO), 다음에 시험하는 DUT에 대해서, 스텝(1)로부터 스텝(4)까지의 처리를 마찬가지로 행한다.
한편, 종료이면(YES), 스텝(5)으로 진행한다.
스텝(5)에서, DUT가 구제 판정 처리 회로(300)에 할당되어 있는지의 여부를 판단한다. 할당되어 있으면(YES), 스텝(6)으로 진행한다.
스텝(6)에서는, 직류 특성/기능 시험 장치(104)를 이용하여, 기능 시험 중, DUT의 구제 판정에 필요한 기능 시험을 행한다. 이 기능 시험은, 제6도의 스텝(1)에서 행해지고 있는 시험과 마찬가지의 시험이다. 이 기능 시험에 의해 얻어진 불량 어드레스 정보는, 스텝(7)에서, 불량 어드레스용 메모리(304)에 기록된다. 이러한 기능 시험을, DUT의 모든 어드레스에 대하여 행한다. 이 후, 스텝(8)으로 진행한다.
또한, 스텝(5)에서, 할당되지 않으면(NO), 스텝(8)으로 직접 진행한다.
스텝(8)에서는, 불량 어드레스를 특정하는 처리가, 시험의 대상으로 되어 있는 칩의 전부에서 종료했는지의 여부를 판단한다. 종료하지 않으면(NO), 다음에 시험하는 DUT에 대해서, 스텝(5)로부터 스텝(8)까지의 처리를 마찬가지로 행한다. 한편, 종료이면(YES) 제14도에 도시한 스텝(9)으로 진행한다.
제14도의 스텝(9)에 도시한 바와 같이, 직류 특성 시험, 나머지 기능 시험 및 구제 판정 처리의 병렬 처리의 준비를 하고, 그리고, 병렬 처리를 개시한다.
우선, 스텝(10)에 도시한 바와 같이, 시험 장치(104)를 이용하여, 시험의 대상으로 되어 있는 칩의 전부에 대하여 직류 특성 시험과, 나머지 기능 시험을 행한다.
이 스텝(10)과 병렬하여, 스텝(11)에 도시한 바와 같이, 구제 판정 처리 장치(106)를 이용하여, 구제가 필요한 칩의 전부에 대하여, 구제 판정 처리를 행한다. 이 구제 판정 처리에서는, 스텝(6)에서 특정되고, 스텝(7)에서 메모리(304)에 기억된 불량 어드레스를, 메모리(302)에 기억되어 있는 치환 프로그램에 따라서, 스페어의 행 및 열로 치환하고, 치환 데이터를 생성한다. 이 치환 연산은, 구제 판정 처리 연산 회로(306)를 이용하여 행해진다. 또한, 연산 회로(306)는, 치환 결과에 기초하여, DUT의 구제가 가능한지 여부의 판정 결과를 동시에 행한다.
스텝(10) 및 스텝(11)의 처리가 함께 종료하면, 스텝(12)에 도시한 바와 같이, 최종 판정 처리 장치(112)를 이용하여, 최종의 판정을 행한다. 이 최종 판정은, 시험 결과 판정 처리 장치(108)에 의해 얻어진, DUT가 패스인지 여부의 판정 결과와, 각 구제 판정 처리 회로(300)마다로부터 얻어진, DUT의 구제가 가능한지 여부의 판정 결과에 기초하여 행해진다.
계속해서, 스텝(13)에서, 최종 판정 결과가, 페일 및 구제가 불가능한 것의 어느 하나라도 포함하면(NO), 그 DUT는 불량이라 판단한다. 한편, 최종 판정 결과가, 패스, 또한 구제가 가능한 쌍방을 포함하면(YES), 그 DUT는, 스텝(14)으로 진행된다.
스텝(14)에서는, DUT가 구제 판정 처리를 행했는지의 여부를 판단한다. 행해지지 않으면(NO), 그 DUT를 양품이라 판단한다. 행하지 않으면, 그 DUT는, 스텝(15)으로 진행된다.
스텝(15)에서는, 구제 장치(200)를 이용하여, 구제 처리가 행해진다. 구제 장치(200)는, 각 구제 판정 처리 회로(300)마다 얻어진 치환 데이터에 따라서, 최종 판정 결과가, 패스 또한 구제 가능의 쌍방을 포함하는 DUT에 대하여, 구제 처리를 행한다.
구제 처리 이후에 대해서는, 공지의 시험 플로우에 따라서 행해진다.
이와 같은 제2 실시 형태에 관한 반도체 시험 장치에 따르면, 제6도에 도시한 시험 플로우를 답습하면서 시험을 행할 수 있다. 이 때문에, 제1 실시 형태에 관한 시험 장치와 같이, 반도체 기억 장치 칩 하나당 제조 비용을 크게 증가시키지 않고서, 작업 처리량을 향상시킬 수 있다고 하는 효과를 얻을 수 있다.
또한, 구제 판정 처리 장치(106)가, 복수개의 구제 판정 처리 회로(300)를 갖고 있음으로써, 구제 판정 처리를 구제가 필요한 칩의 복수개에서 병행하여 행할 수 있다. 이 때문에, 구제 판정 처리에 요하는 시간을, 구제 판정 처리를 직렬로 행하는 경우보다도, 더욱 단축할 수 있다.
또, 본 제2 실시 형태에 관한 반도체 시험 장치에 관해서도, 제1 실시 형태에 관한 반도체 시험 장치와 마찬가지로, 제7도, 제8도, 제9도에 각각 도시한바와 같은 시험 플로우와 같이 동작시키는 것이 가능하다.
다음에, 본 발명의 제3 실시 형태에 관한 반도체 시험 장치에 관해서 설명한다. 제15도는, 본 발명의 제3 실시 형태에 관한 반도체 시험 장치의 블럭도, 제16도는 불량 어드레스수 초과 판정 처리 장치의 블럭도, 제17도 및 제18도는 각각 시험 플로우를 도시한 흐름도이다.
본 제3 실시 형태에 관한 반도체 시험 장치는, 구제 판정 처리를, 직류 특성 시험, 혹은 직류 특성 시험 및 나머지 기능 시험과 병렬로 행할 뿐만 아니라, 시험 개시전에, 미리 불량 어드레스가 지나치게 방대한 칩을, 구제 불가능한 칩으로서 스크리닝하고, 직류 특성 시험 및 기능 시험의 전체의 시간을 단축시키고자 하는 것이다.
제15도에 도시한 바와 같이, 본 제3 실시 형태에 관한 시험 장치가, 제2 실시 형태에 관한 시험 장치와 다른 부분은, 불량 어드레스수 초과 판정 처리 장치(400)를, 더욱 구비하는 것이다.
제16도에 도시한 바와 같이, 초과 판정 처리 장치(400)는, 불량 어드레스수의 리미트값을 유지하는 리미트값 유지 회로(402)와, 각 DUT마다 불량 어드레스수를 카운트하는, 복수개의 불량 어드레스수 카운트 회로(404)와, 각 카운트 회로(404)마다 설치되고, 카운트 회로(404) 각각으로부터 얻어진 카운트값과 유지 회로(402)에 유지된 리미트값을 비교하여, 구제가 가능한지 여부의 판정 결과를 출력하는 비교 회로(406)와, 비교 회로(406) 각각으로부터 얻어진 판정 결과를 유지하는 판정 결과 유지 회로(408)를 포함하고 있다. 이들 각 회로 블럭은 각각 시험 프로그램에 따라서 제어 장치(102)에 의해 제어된다.
이하, 제17도 및 제18도에 도시한 시험 플로우를 참조하면서, 제3 실시 형태에 관한 반도체 시험 장치의 동작에 관해서 설명한다.
우선, 시험 프로그램을 시험 장치(100)의 메인 메모리(110)에, 치환 프로그램을 각 구제 판정 처리 회로(300)의 구제 판정 처리 알고리즘용 메모리(302)에, 리미트값을 리미트값 유지 회로(402)에 각각 로드한다.
계속해서, 시험의 대상으로 되어 있는 칩을 각각 불량 어드레스수 카운트 회로(404)에 할당한다.
계속해서, 시험의 대상으로 되어 있는 칩의 전부에 대하여, 직류 특성/기능 시험 장치(104)를 이용하여, 불량 어드레스 수를 추출하기 위한 기능 시험을 행한다.
이 기능 시험의 한 예는, 칩 중의 모든 메모리셀에 동일 데이터를 기록하고, 기록된 데이터를 모든 메모리 셀로부터 판독해 본다고 하는 시험이다.
계속해서, 제17도의 스텝(1)에 도시한 바와 같이, 불량 어드레스수 카운트 회로(404)를 이용하여, 불량 어드레스 수를 카운트한다. 불량 어드레스 수는, 상기한 기능 시험에 의해, 다른 데이터가 출력된 회수를 계산함으로써 카운트할 수 있다.
이 불량 어드레스 카운트는, 시험의 대상으로 되어 있는 칩 D의 전부에 대하여 행해진다.
불량 어드레스 수의 카운트가 종료하면, 스텝(2)에 도시한 바와 같이, 비교 회로(406)를 이용하여, 불량 어드레스수의 카운트값과, 리미트값을 비교하고, 카운트 값이 리미트값을 초과했는지의 여부를 판단한다. 카운트값이 리미트값을 초과했으면(YES), 그 DUT는 불량이라 판단된다. 또한, 카운트값이 리미트값을 초과하지 않았으면(NO), 스텝(3)으로 진행한다. 이 스텝(2)에 도시한 처리는, 불량 어드레스 수가 지나치게 방대하여, 객관적으로 구제 불가능한 칩을, 스크리닝하는 처리이다. 그리고, 판정 결과는, 판정 결과 유지 회로(408)에 기억된다. 기억된 판정 결과는, 제어 데이터로서 제어 장치(102) 등으로 보내진다.
스텝(3)에서는, 객관적으로 구제 불가능한 칩을 스크리닝하는 처리가, 시험의 대상으로 되어 있는 칩의 전부에서 종료했는지의 여부를 판단한다. 종료하지 않으면(NO), 다음에 시험하는 DUT에 대해서, 스텝(1)으로부터 스텝(3)까지의 처리를 마찬가지로 행한다. 한편, 종료이면(YES), 스텝(4)으로 진행한다.
계속해서, 스텝(4)에 도시한 바와 같이, 직류 특성/기능 시험 장치(104)를 이용하여, DUT의 구제가 필요한지의 여부를 조사하는 기능 시험을 행한다. 또, 이 DUT의 구제가 필요한지 여부의 판단에는 스텝(1)의 시험 결과가 이용되어도 좋다.
이하, 스텝(5) 내지 제18도의 스텝(18)에 도시한 바와 같이, 제13도의 스텝(2) 내지 제14도의 스텝(15)에 도시한 처리와 마찬가지 처리가 행해진다.
이와 같은 제3 실시 형태에 관한 반도체 시험 장치에 따르면, 제6도에 도시한 시험 플로우를 답습하면서, 시험을 행할 수 있다. 이 때문에, 제1 실시 형태에 관한 시험 장치와 마찬가지로, 반도체 기억 장치칩 하나당 제조비용을 크게 증가시키지 않고서, 작업 처리량을 향상시킬 수 있는 효과를 얻을 수 있다.
또, 제2 실시 형태에 관한 시험 장치와 마찬가지로, 구제 판정 처리 장치(106)가, 복수개의 구제 판정 처리 회로(300)를 갖고 있음으로써, 구제 판정 처리를, 구제가 필요한 칩의 복수개에서 병행하여 행할 수 있다. 이 때문에, 구제 판정 처리에 요하는 시간을, 구제 판정 처리를 직렬로 행하는 경우보다도, 더욱 단축할 수 있다.
또한, 제3 실시 형태에 관한 시험 장치에서는, 불량 어드레스수 초과 판정 장치(400)를 더 갖고 있음으로써, 불량 어드레스의 수가 지나치게 방대해져서, 객관적으로 구제는 불가능한 칩을, 스크리닝할 수 있다. 이 때문에, 실제로 시험이 행해지는 칩의 수를, 시험의 대상으로 되어 있는 칩의 수보다도 적게 할 수 있다. 이 때문에, 특히 직류 특성 시험 및 나머지 기능 시험에 요하는 시간을, 제1, 제2 실시 형태에 관한 시험 장치보다도, 더욱 단축할 수 있다.
또, 상기 각 실시 형태에 관한 반도체 시험 장치는 각각 다음과 같이 변형하는 것이 가능하다.
상기 제3도, 제10도, 제15도에 도시한 반도체 시험 장치(100)는 하나의 테스트 스테이션(150)에 접속된 싱글 테스트 스테이션형이지만, 이것을 복수개의 테스트 스테이션에 접속된 멀티 테스트 스테이션형도 좋다.
또한, 직류 특성/기능 시험, 및 불량 어드레스의 구제 판정 처리 장치(106) 및 초과 판정 처리 장치(400)로의 입력을, 복수개의 칩에서 동시에 행하도록 하여도 좋다.
치환 프로그램을 기억하기 위한 구제 판정 처리 알고리즘용 메모리(302)는, RAM, 고속 RAM, EERPON, 플래쉬 EEPROM 중 어느 하나로 구성되는 것 외에, 치환 프로그램을 하드로서 내장한 ROM에서 구성되어도 좋다.
또한, 불량 어드레스의 치환은, 스페어의 행 및 스페어의 열로 치환되는 것외에, 복수개의 스페어의 행 및 복수개 스페어의 열을 포함하는 블럭 단위로 치환되도록 하여도 좋다.
이상 설명한 바와 같이, 이 발명에 따르면, 반도체 장치 하나당 제조 비용을 크게 증가시키지 않고서, 작업 처리량을 향상시킬 수 있는 반도체 장치의 시험 방법과, 그 시험 방법을 실행하는 반도체 시험 장치/시험 시스템을 각각 제공할 수 있다.
또한, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 쉽게 하기 위한 것으로 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 의도로서 병기한 것이 아니다.

Claims (20)

  1. 반도체 기억 장치의 시험방법에 있어서, (a) 반도체 기억 장치의 기능 시험 항목 중 시험의 대상으로 되어 있는 반도체 기억 장치의 메모리셀의 양/불량의 판정에 필요한 항목을 시험하는 단계, (b) 상기 시험의 대상으로 되어 있는 반도체 기억 장치의 직류 특성을 시험하는 단계, 및 (c) 상기 (a) 단계의 시험의 결과에 기초하여 특정되는 불량 메모리 셀의 어드레스를 스페어 로우/칼럼으로 치환하기 위한 치환 데이터를 연산하는 단계를 포함하며, 상기 (c) 단계는 상기 (b) 단계와 병렬로 행해지는 것을 특징으로 하는 반도체 기억 장치 방법.
  2. 제2항에 있어서, 상기 (b) 단계의 시험에 있어서, 상기 반도체 기억 장치의 기능 시험 항목 중 상기 (a) 단계에서 행한 적어도 반도체 기억 장치의 구제 판정에 필요한 항목 이외의 항목을 더 시험하는 것을 특징으로 하는 반도체 기억 장치 시험 방법.
  3. 제1항에 있어서, 상기 (a) 단계의 시험에 있어서, 상기 반도체 기억 장치의 기능 시험 항목의 전부를 시험하는 것을 특징으로 하는 반도체 기억 장치 시험 방법.
  4. 제1항에 있어서, 상기 (a) 단계의 시험, 상기 (b) 단계의 시험, 및 상기 (c) 단계의 시험을 복수개의 반도체 기억 장치 사이에서 병렬로 행하는 것을 특징으로 하는 반도체 기억 장치 시험 방법.
  5. 제1항에 있어서, 상기 (c) 단계의 연산에 있어서 연산된 구제하여야 할 로우/칼럼으로부터, 시험의 대상으로 되어 있는 반도체 기억 장치가 구제 가능한지의 여부를 더 판정하는 것을 특징으로 하는 반도체 기억 장치 시험 방법.
  6. 제1항에 있어서, 상기 (a) 단계의 시험의 결과에 기초하여 상기 시험의 대상으로 되어 있는 반도체 기억 장치에 구제가 필요한지의 여부를 더 판정하는 것을 특징으로 하는 반도체 기억 장치 시험 방법.
  7. 제1항에 있어서, 상기 (c) 단계의 전에 상기 시험의 대상으로 되어 있는 반도체 기억 장치에 대하여 구제 가능한지의 여부를 판정하고, 구제 가능한 반도체 기억 장치를 더 선별하는 것을 특징으로 하는 반도체 기억 장치 시험 방법.
  8. 제7항에 있어서, 상기 구제 가능한 반도체 기억 장치는 불량 어드레스수가 리미트값을 초과했는지의 여부로 선별하는 것을 특징으로 하는 반도체 기억 장치 시험 방법.
  9. 반도체 기억 테스터에 있어서, 반도체 기억 장치의 직류 특성 시험 패턴 및 기능 시험 패턴을 발생하는 시험 패턴 발생기(104), 상기 반도체 기억 장치의 불량 어드레스를 스페어 로우/칼럼으로 치환하기 위한 치환 데이터를 연산하는 연산기(306)를 포함하는 구제 판정 처리기(300), 및 상기 반도체 기억 장치의 기능 시험 중 시험의 대상으로 되어 있는 반도체 기억 장치의 메모리셀의 양/불량의 판정에 필요한 기능 시험을 상기 시험 패턴 발생기에 처리시킨 후, 불량 메모리 셀의 어드레스를 스페어 로우/칼럼으로 치환하기 위한 치환 데이터의 연산과 상기 시험의 대상으로 되어 있는 반도체 기억 장치의 직류 특성의 시험을 상기 구제 판정 처리기 및 상기 시험 패턴 발생기의 병렬로 처리 시키는 제어기(102),를 구비하는 것을 특징으로 하는 반도체 기억 장치 테스터.
  10. 제9항에 있어서, 상기 구제 판정 처리기는, 적어도 치환 프로그램을 기억하는 구제 판정 처리 알고리즘 메모리(302), 상기 반도체 기억 장치의 불량 어드레스를 기억하는 불량 어드레스 메모리(304)를 포함하는 것을 특징으로 하는 반도체 기억 장치 테스터.
  11. 제10항에 있어서, 상기 반도체 기억 장치의 불량 어드레스 수가 시험의 대상으로 되어 있는 반도체 기억 장치에 구비되어 있는 스페어 로우/칼럼으로 구제 가능한 범위인지의 여부를 판정하는 판정기(400)를 포함하는 것을 특징으로 하는 반도체 기억 장치 테스터.
  12. 제11항에 있어서, 상기 판정기는, 상기 반도체 기억 장치의 불량 어드레스수의 리미트값을 유지하는 리미트값 유지기(402), 상기 불량 어드레스수를 카운트하는 카운터(404), 상기 리미트값과, 상기 카운터의 카운트값을 비교하고, 상기 불량 어드레스의 수가 상기 시험의 대상으로 되어 있는 반도체 기억 장치에 구비되어 있는 스페어 로우/칼럼으로 구제 가능한 범위인지 여부의 판정 결과를 출력하는 비교기(406)를 포함하는 것을 특징으로 하는 반도체 기억 장치 테스터.
  13. 제9항에 있어서, 상기 구제 판정 처리기는 복수개 있고, 상기 복수개의 구제 판정 처리기는 각각 상기 연산기를 포함하는 것을 특징으로 하는 반도체 기억 장치 테스터.
  14. 제13항에 있어서, 상기 복수개의 구제 판정 처리기는 각각, 적어도 치환 프로그램을 기억하는 구제 판정 처리 알고리즘 메모리, 상기 반도체 기억 장치의 불량 어드레스를 기억하는 불량 어드레스 메모리를 포함하는 것을 특징으로 하는 반도체 기억 장치 테스터.
  15. 제13항에 있어서, 상기 반도체 기억 장치의 불량 어드레스 수가 시험의 대상으로 되어 있는 반도체 기억 장치에 구비되어 있는 스페어 로우/칼럼으로 구제 가능한 범위인지의 여부를 판정하는 판정기(400)를 포함하는 것을 특징으로 하는 반도체 기억 장치 테스터.
  16. 제15항에 있어서, 상기 판정기는, 상기 반도체 기억 장치의 불량 어드레스수의 리미트값을 유지하는 리미트값 유지기, 상기 불량 어드레스수를 카운트하는 복수개의 카운터, 상기 리미트값과, 상기 카운터의 카운트값을 비교하고, 상기 불량 어드레스의 수가 상기 시험의 대상으로 되어 있는 반도체 기억 장치에 구비되어 있는 스페어 로우/칼럼으로 구제 가능한 범위인지 여부의 판정 결과를 출력하는 복수개의 비교기, 및 상기 복수개의 비교기 각각으로부터 출력된 상기 판정 결과를 유지하는 판정 결과 유지기를 포함하는 것을 특징으로 하는 반도체 기억 장치 테스터.
  17. 반도체 기억 장치 테스트 시스템에 있어서, 반도체 기억 장치의 직류 특성 시험 패턴 및 기능 시험 패턴을 발생하는 시험 패턴 발생 장치, 상기 반도체 기억 장치의 불량 어드레스를 스페어 로우/칼럼으로 치환하기 위한 치환 데이터를 연산하는 연산기를 포함하는 구제 판정 처리 장치, 및 상기 반도체 기억 장치의 기능 시험 중 시험의 대상으로 되어 있는 반도체 기억 장치의 메모리셀의 양/불량의 판정에 필요한 기능 시험을 상기 시험 패턴 발생장치에 처리시킨 후, 불량 메모리셀의 어드레스를 스페어 로우/칼럼으로 치환하기 위한 치환 데이터의 연산과 상기 시험의 대상으로 되어 있는 반도체 기억 장치의 직류 특성의 시험을 상기 구제 판정 처리 장치기 및 상기 시험 패턴 발생 장치에 병렬에 처리시키는 제어 장치를 구비하는 것을 특징으로 하는 반도체 기억 장치 테스트 시스템.
  18. 제17항에 있어서, 상기 구제 판정 처리 장치는, 적어도 치환 프로그램을 기억하는 구제 판정 처리 알고리즘 메모리, 및 상기 반도체 기억 장치의 불량 어드레스를 기억하는 불량 어드레스 메모리를 포함하는 것을 특징으로 하는 반도체 기억 장치 테스트 시스템.
  19. 제17항에 있어서, 상기 반도체 기억 장치의 불량 어드레스 수가 시험의 대상으로 되어 있는 반도체 기억 장치에 구비되어 있는 스페어 로우/칼럼으로 구제 가능한 범위인지의 여부를 판정하는 판정기를 구비하는 것을 특징으로 하는 반도체 기억 장치 테스트 시스템.
  20. 제19항에 있어서, 상기 판정기는, 상기 반도체 기억 장치의 불량 어드레스수의 리미트값을 유지하는 리미트값 유지기, 상기 불량 어드레스수를 카운트하는 카운터, 상기 리미트값과 상기 카운트의 카운트값을 비교하고, 상기 불량 어드레스수가 상기 시험의 대상으로 되어 있는 반도체 기억 장치에 구비되어 있는 스페어 로우/칼럼으로 구제 가능한 범위인지 여부의 판정 결과를 출력하는 비교기를 포함하는 것을 특징으로 하는 반도체 기억 장치 테스트 시스템.
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