DE10132371A1

DE10132371A1 - Verfahren und Vorrichtung zur integrierten Prüfung von Wafern mit Halbleiterbauelementen

Info

Publication number: DE10132371A1
Application number: DE2001132371
Authority: DE
Inventors: Detlef Nagel; Reinhart Buhr
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-07-02
Filing date: 2001-07-02
Publication date: 2003-01-23

Abstract

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zur integrierten Prüfung von Wafern mit Halbleiterbauelementen, insbesondere DRAMs, dadurch gekennzeichnet, daß eine elektrische Prüfung an einer Teststruktur, insbesondere im Ritzrahmen, und gleichzeitig eine elektrische Prüfung mindestens eines funktionellen Halbleiterbauelementes vorgenomme wird. DOLLAR A Damit ist eine effiziente Prüfung der Halbleiterbauelemente auf einem Wafer möglich.

Description

Die Erfindung betrifft ein Verfahren zur integrierten Prüfung von Wafern mit Halbleiterbauelementen nach dem Oberbegriff des Anspruchs 1 sowie eine Vorrichtung zur Durchführung des Verfahrens nach Anspruch 15.
Nach der Produktion von Wafern mit Halbleiterbauelementen werden die Wafer, auf denen die Halbleiterbauelemente angeordnet sind, gründlich überprüft. Die Anforderungen an die Güte der Prüfungen steigen ständig, da die Qualitätsanforderungen und die Komplexität der Halbleiterbauelemente stetig wachsen.

Es ist z. B. aus U. Hilleringmann, Silizium-Halbleitertechnologie, Teubner, S. 189ff bekannt, dass nach dem Herstellungsprozess eines Wafers gleichzeitig ein Funktions- und Parametertest der Schaltungselemente erfolgt. Der Funktionstest betrifft die generelle Funktion der Halbleiterbauelemente; der Parametertest betrifft einzelne elektrische Parameter der Halbleiterbauelemente, wie z. B. der Transistoren, Widerstände oder Kondensatoren. Solche gleichzeitigen Prüfungen werden nach dem Stand der Technik aber nicht an den Schaltungselementen selbst durchgeführt, sondern an speziellen Teststrukturen, die auf dem Wafer angeordnet sind.

Die alleinige Verwendung von Teststrukturen ist nachteilig, da ein solches Vorgehen keine Sicherheit gibt, ob wirklich alle Halbleiterbauelemente auf einem Wafer einwandfrei funktionieren.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung zu schaffen, mit der die Prüfung aller Schaltungselemente auf einem Wafer in effizienter Weise möglich ist.

Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst.

Durch eine gleichzeitige Durchführung einer elektrische Prüfung an einer Teststruktur, insbesondere im Ritzrahmen, und einer elektrischen Prüfung mindestens eines funktionellen Halbleiterbauelementes, insbesondere einem DRAM, auf dem Wafer kann die Funktionsfähigkeit mit höherer Sicherheit ermittelt werden. Besonders vorteilhaft ist es, wenn dabei alle funktionellen Halbleiterbauelemente eines Wafers einer elektrischen Prüfung unterzogen werden.

Vorteilhafterweise wird in einem ersten Testschritt mindestens eine elektrische Prüfung mit Gleichstrom und/oder einer Frequenz kleiner gleich 100 Hz vorgenommen. Damit liegt eine Zusammenfassung von elektrischen Prüfungen vor, die bei relativ niedrigen Frequenzen durchgeführt werden. Damit werden gegenseitige Beeinflussungen vermieden und eine effektive, gleichzeitige Funktions- und Parametermessung ermöglicht.

Bei einer vorteilhaften Ausgestaltung des erfindungsgemäßen Verfahrens wird zeitlich nach dem ersten Testschritt ein zweiter Testschritt mit mindestens einer elektrischen Prüfung bei mehr als 100 Hz vorgenommen.

Dabei ist es vorteilhaft, wenn der erste Testschritt mindestens einen Gleichspannungstest als Funktionstest und/oder einen Process Control Monitor Test (PCM-Test) als Parameterprüfung umfasst.

Auch ist es vorteilhaft, wenn der zweite Testschritt mindestens einen Test auf Adressierbarkeit einzelner Speicherzellen eines Halbleiterbauelementes, insbesondere eines DRAM, einen standardisierten Wafer Level Reliability Test (WLR- Test), einen vollständigen Funktionaltest und/oder einen Wafer Level Burn-In Test umfasst. Diese elektrischen Prüfungen erlauben eine umfassende Beurteilung der Qualität der Halbleiterbauelemente auf dem Wafer.

Mit Vorteil wird der zweite Testschritt nur durchgeführt, wenn der erste Testschritt ein vorbestimmtes, insbesondere positives Prüfungsergebnis ergeben hat. Da die Prüfungen des zweiten Testschrittes in der Regel zeitaufwendiger sind, ist es sinnvoll diese nach den schnelleren, niederfrequenten Prüfungen des ersten Testschrittes durchzuführen.

Ferner ist es vorteilhaft, wenn nach einem negativen Ergebnis des ersten Testschrittes ein erweiterter PCM-Test zur Ermittlung des Vorliegens eines elektrischen Kontaktproblems (z. B. zwischen einem Meßkopf und dem Wafer) oder zur weiteren Analyse durchgeführt wird.

Für den Fall, dass kein elektrisches Kontaktproblem vorliegt, ist es vorteilhaft, einen WLR-Test oder weitere Tests in Abhängigkeit der Ergebnisse des ersten Testschrittes durchzuführen.

Um eine lückenlose Qualitätssicherung vorzunehmen, ist es vorteilhaft, die Prüfungen des ersten Testschrittes und/ oder des zweiten Testschrittes an allen Halbleiterbauelementen, insbesondere Speicherelementen eines Wafers vorzunehmen.

Für eine schnelle Beurteilung eines Wafers ist es vorteilhaft, dass ein Teil der Prüfungen des ersten Testschrittes und/oder des zweiten Testschrittes an einer Teststruktur des Wafers und/oder eines Ritzrahmens vorgenommen wird.

Es ist vorteilhaft, einen Gleichspannungs-Funktionaltest, einen Test auf Adressierbarkeit einer einzelnen Speicherzelle, einen vollständigen Funktionaltest und/oder einen vollständigen Test nach einem Burn-In an mindestens einem funktionellen Bauelement, insbesondere einem DRAM vorzunehmen.

Ferner ist es vorteilhaft, wenn mindestens eine Parametermessung und/oder eine Zuverlässigkeitsmessung an einer Teststruktur vorgenommen wird.

Für eine Dokumentation des Testergebnisses und zur Rückverfolgung eventueller Fehler im Herstellungsprozess ist es vorteilhaft, die Meßergebnisse der elektrischen Prüfungen mit einem Speichermittel zu speichern.

Die Aufgabe wird auch durch eine erfindungsgemäße Vorrichtung mit dem Merkmalen des Anspruchs 15 gelöst.

Durch ein Mittel zur gleichzeitigen Durchführung einer elektrischen Prüfung einer Teststruktur, insbesondere auf einem Ritzrahmen und einer elektrischen Prüfung mindestens eines funktionellen Halbleiterbauelementes, insbesondere einem DRAM, auf einem Wafer wird eine effiziente Prüfung des Wafers ermöglicht.

Eine vorteilhafte Ausführungsform der erfindungsgemäßen Vorrichtung weist ein Mittel zur Durchführung eines ersten Testschrittes auf, mit der eine elektrische Prüfung mit Gleichstrom und/oder einer Frequenz kleiner gleich 100 Hz durchführbar ist.

Ferner ist es vorteilhaft, wenn die Vorrichtung ein Mittel zur Durchführung eines zweites Testschrittes mit mindestens einer elektrischen Prüfung bei mehr als 100 Hz aufweist.

Durch die Wahl der Frequenzbereiche kann insbesondere die Kontakteinheit mit Strukturen auf dem Wafer kompakt ausgebildet werden, ohne dass eine negative Beeinflussung der Messungen erfolgt.

Dabei ist es besonders vorteilhaft, wenn mindestens ein Meßkopf mit Kontakten, insbesondere nadelförmigen Kontakten, zur Durchführung mindestens einer elektrischen Prüfung des ersten Testschrittes und des zweiten Testschrittes vorgesehen ist. Dadurch, dass die Kontakte an einem Meßkopf angeordnet sind, ist eine Lageänderung des zu prüfenden Wafers zwischen dem ersten und dem zweiten Testschritt nicht erforderlich.

Um eine besonderes vielseitige, und damit zeitsparende Messung zu ermöglichen, ist es vorteilhaft, wenn der Meßkopf mindestes ein Meßmittel für eine Spannung, Stromstärke, Induktivität, Kapazität, Erdung und einen Frequenzgang aufweist. Auch ist vorteilhaft, wenn bei einer erfindungsgemäßen Vorrichtung Pins einer Matrix des Meßkopfes für die durchzuführende Messung frei wählbar sind. Damit können die jeweiligen Tests in flexibler Weise gesteuert werden. Auch ist es vorteilhaft, wenn eine Nadelkarte einer Parametermessung zusammen mit einem Mittel für die Funktionsprüfung integriert ist.

Für eine besonders effiziente Steuerung des Prüfungsablaufs ist es vorteilhaft, wenn Steuerungsmittel zur adaptiven Steuerung des Ablaufs des ersten Testschrittes und/oder zweiten Testschrittes vorgesehen ist.

Zur Dokumentation der Prüfungsergebnisses ist es vorteilhaft, ein Speichermittel zur Speicherung von Meßwerten der elektrischen Prüfungen vorzusehen.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Figuren der Zeichnungen an einem Ausführungsbeispiel näher erläutert. Es zeigen:

Fig. 1 ein Ablaufdiagramm einer Ausführungsform des erfindunggemäßen Verfahrens zur Prüfung funktioneller Halbleiterbauelemente auf einem Wafer.

In Fig. 1 wird anhand eines Ablaufdiagramms eine Ausführungsform des erfindungsgemäßen Verfahrens zur Prüfung eine Wafers dargestellt. Dieses Verfahren wird hier auf Wafer angewandt, auf denen DRAMs als Halbleiterbauelemente angeordnet sind. Alternativ kann die Lehre der Erfindung aber auch zur Prüfung von Wafern angewandt werden, die z. B. Logikbausteine oder optoelektronsiche Bauelemente aufweisen.

Aus dem eigentlichen Herstellungsprozess werden die Wafer zu einer Prüfvorrichtung transportiert (Verfahrensschritt 10).

Als erster Testschritt 1 wird ein Gleichstrom-Funktionstest und ein Process Control Monitor Test (PCM-Test) als Parametertest durchgeführt. Diese elektrischen Prüfungen werden zuerst durchgeführt, da diese relativ schnell eine Aussage über die Funktionalität und die Parameter der Halbleiterbauelemente auf dem Wafer erlauben. Erweist sich der Wafer als fehlerhaft, müssen zeitaufwendigere elektrische Prüfungen u. U. nicht mehr durchgeführt werden.

Unter einem Testschritt wird hier und im folgenden eine elektrische Prüfung oder auch mehrere elektrische Prüfungen verstanden, die zusammengefasst werden.

Die hier im ersten Testschritt 1 zusammengefassten elektrischen Prüfungen werden entweder bei Gleichspannung betrieben, oder mit einer Wechselspannung mit einer Frequenz kleiner gleich 100 Hz. Da die Messungen gleichzeitig erfolgen, wird durch den ähnlichen Frequenzbereich verhindert, dass sich die Messungen gegenseitig beeinflussen.

Somit liegt relativ schnell das Ergebnis des ersten Testschrittes 1 vor (Entscheidung 50).

Ist der erste Testschritt 1 positiv ausgefallen, werden in einem zweiten Testschritt 2 eine Reihe weiterer elektrischer Prüfungen 2a, 2b, 2c, 2d durchgeführt. Ein hier nicht dargestellter Rechner überwacht das gesamte Testprogramm und leitet in Abhängigkeit vom Prüfungsergebnis automatisch den zweiten Testschritt ein oder trifft andere Anweisungen (siehe unten). Die automatische Entscheidungsfindung macht das erfindungsgemäße Verfahren adaptiv, d. h. es passt das Prüfprogramm den Eigenschaften des vorliegenden Wafers an. Damit werden automatisch genau die Tests durchgeführt, die auch benötigt werden.

In vorliegenden Fall werden im zweiten Testschritt 2 hochfrequente elektrische Prüfungen zusammengefasst. Im Verfahrensschritt 2a wird zunächst ein Test auf Adressierbarkeit einzelner Speicherelemente (hier: Bits eines DRAM getestet durch einen Wechselspannungstest) durchgeführt. Auch wird im Verfahrensschritt 2a ein Wafer Level Reliability Test (WLR- Test) als Zuverlässigkeitstest durchgeführt.

Anschließend wird eine erste vollständige Funktionsprüfung Messung durchgeführt (Verfahrensschritt 2b), um Referenzwerte für einen Wafer Burn In (Verfahrensschritt 2c) zu bekommen. Die hier verwendeten Frequenzen entsprechen denen, mit denen das reale Halbleiterbauelement in der Praxis beaufschlagt wird (z. B. mehrere MHz). Nach dem Wafer Burn (Verfahrensschritt 2c) wird dann eine zweite vollständige Funktionsprüfung (Verfahrensschritt 2d) durchgeführt, um festzustellen, ob der Wafer Burn In eine bleibende Veränderung bei Halbleiterbauelementen auf dem Wafer hervorgerufen hat. Dies wird hier zusammen als Wafer Burn-In Test bezeichnet.

Sind keine weiteren PCM- oder WLR-Tests erforderlich (Entscheidung 51) so wird der geprüfte Wafer weggelegt und der nächste Wafer angefordert (Verfahrensschritt 20).

Sind weitere PCM- oder WLR-Tests erforderlich, so werden diese ausgeführt (Verfahrensschritt 3) bevor der Wafer weggelegt wird und ein neuer Wafer angefordert wird (Verfahrensschritt 20).

Hat sich nach dem ersten Testschritt 1 herausgestellt, dass der Wafer fehlerhaft ist, so wird ein erweiterter PCM-Test durchgeführt (Verfahrensschritt 4).

In einem Test (Verfahrensschritt 52) wird dann geprüft, ob ein elektrisches Kontaktproblem zwischen den Kontaktnadeln des Meßkopfes und dem Wafer besteht. Wenn dies der Fall ist, zeigt ein hier nicht dargestellter Steuerungsrechner an, dass ein manueller Eingriff notwendig ist, um das Kontaktproblem zu lösen. In einem weiteren Test (Verfahrensschritt 54) wird dann geprüft, ob das Kontaktproblem behoben wurde. Wenn ja, so wird der Wafer nochmals dem ersten Testschritt 1 unterzogen. Wenn nicht, wird ein Bediener solange aufgefordert die Kontakte zu prüfen, bis das Problem behoben ist. Allerdings kann die Anzahl der Rückführungen nach einer bestimmten Anzahl von Versuchen abgebrochen werden, um Endlosschleifen zu vermeiden.

Alternativ kann zu dem manuellen Eingriff eine automatische Handhabungsvorrichtung verwendet werden, um das Kontaktproblem zu lösen.

Hat der Test (Verfahrensschritt 52) ergeben, dass kein Kontaktproblem vorliegt, wird in einem weiteren Test (Verfahrensschritt 53) geprüft, ob ein WLR-Test erforderlich ist. Wenn ja, wird dieser in Verfahrensschritt 5 durchgeführt, wenn nicht, so wir der Wafer weggelegt und der nächste Wafer angefordert (Verfahrensschritt 20).

Für die hier dargestellten elektrischen Prüfungen wird ein Meßkopf mit Meßnadeln verwendet. Dieser Meßkopf weist alle für die gleichzeitige Funktions-, Parameter- und Zuverlässigkeitstest notwendigen Kontakte auf.

Dabei hier werden Funktionalmessungen (z. B. Gleichspannungstest, Test auf Adressierbarkeit, vollständiger Funktionaltest, vollständiger Test nach Burn-In-Test) an allen funktionellen Elementen des DRAM durchgeführt. Bei Logikchips als Halbleiterbauelementen werden alle Funktionaltests an den Chips durchgeführt. Die Parametermessungen und die Zuverlässigkeitsmessungen werden hier an Teststrukturen im Ritzrahmen durchgeführt.

Um eine höchstmögliche Sicherheit bei der Prüfung zu erhalten, werden die hier beschriebenen elektrischen Prüfungen des ersten Testschrittes 1 und des zweiten Testschrittes 2 bei allen Halbleiterbauelementen des Wafers durchgeführt.

In einer alternativen Ausführungsform werden einige funktionelle Halbleiterbauelemente nach dem Zufallsprinzip ausgewählt und einem Test unterzogen.

Der zeitsparende Aufbau des erfindungsgemäßen Verfahrens und die Gestaltung der erfindungsgemäßen Vorrichtung erlaubt eine umfassende gleichzeitige Prüfung der Funktion, der Parameter der Schaltungselemente und der Zuverlässigkeit. Dies erlaubt die Prüfung des Gesamtsystems aller Schaltungselemente auf dem Wafer.

Der hier nicht dargestellte Rechner weist ein Speicherungsmittel auf, auf dem die während des erfindungsgemäßen Verfahrens ermittelten Meßwerte gespeichert werden. Diese stehen damit für eine spätere Auswertung zur Verfügung, so dass nicht nur festgestellt werden kann, dass ein Wafer fehlerhaft ist, sondern auch warum dieser Fehler aufgetreten ist. So können anhand der Parametermessungen eines fehlerhaften Wafers Rückschlüsse auf die Ursachen gezogen werden.

Die Erfindung beschränkt sich in ihrer Ausführung nicht auf die vorstehend angegebenen bevorzugten Ausführungsbeispiele. Vielmehr ist eine Anzahl von Varianten denkbar, die von dem erfindungsgemäßen Verfahren und der erfindungsgemäßen Vorrichtung auch bei grundsätzlich anders gearteten Ausführungen Gebrauch machen. Bezugszeichenliste 1 Erster Testschritt: Gleichspannungs- und standardisierter Process Control Monitor Test(PCM-Test)
2a Zweiter Testschritt: Adressierbarkeitstest einzelner Speicherzellen und standardisierter Wafer Level Reliability Test (WLR-Test)
2b Zweiter Testschritt: erste vollständige Funktionsprüfung
2c Zweiter Testschritt: Wafer Level Burn In
2d Zweiter Testschritt: zweite vollständige Funktionsprüfung
3 Zusätzliche PCM/WLR Tests
4 Erweiterter PCM-Test
5 WLR-Test
6 Manuelle Intervention
10 Anlieferung Wafer zu Prüfungsvorrichtung
20 Wafer ablegen, nächsten Wafer anfordern
50 Ersten Testschritt (Gleichspannungs-, std. PCM-Test) bestanden?
51 Zusätzliche PCM-, WLR-Tests erforderlich?
52 Problem mit Testkontakten?
53 WLR erforderlich?
54 Problem mit Testkontakten gelöst?

Claims

1. Verfahren zur integrierten Prüfung von Wafern mit Halbleiterbauelementen, insbesondere DRAMs, dadurch gekennzeichnet, dass eine elektrische Prüfung an einer Teststruktur, insbesondere im Ritzrahmen, und gleichzeitig eine elektrische Prüfung mindestens eines funktionellen Halbleiterbauelementes vorgenommen wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die elektrische Prüfung bei allen funktionellen Halbleiterbauelementen eines Wafers vorgenommen wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass bei einem ersten Testschritt (1) mindestens eine elektrische Prüfung mit Gleichstrom und/oder einer Frequenz kleiner gleich 100 Hz vorgenommen wird.

4. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zeitlich nach dem ersten Testschritt (1) ein zweiter Testschritt (2a, 2b, 2c, 2d) mit mindestens einer elektrischen Prüfung bei mehr als 100 Hz vorgenommen wird.

5. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Testschritt (1) mindestens einen Gleichspannungstest als Funktionstest und/oder eine Process Control Monitor Test (PCM- Test) als Parameterprüfung umfasst.

6. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Testschritt (2) mindestens einen Test auf Adressierbarkeit einzelner Speicherzellen eines Halbleiterbauelementes (2a), insbesondere eines DRAM, einen standardisierten Wafer Level Reliability Test (WLR-Test)(2a), einen vollständigen Funktionaltest und/oder einen Wafer Level Burn In-Test (2b, 2c, 2d) umfasst.

7. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Testschritt (2) nur durchgeführt wird, wenn der erste Testschritt (1) ein vorbestimmtes, insbesondere positives Prüfungsergebnis ergeben hat.

8. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass bei einem negativen Ergebnis des ersten Testschrittes (1) ein erweiterter PCM-Test (4) zur Ermittlung des Vorliegens eines elektrischen Kontaktproblems oder weitere Analysen durchgeführt werden.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass für den Fall, dass kein elektrisches Kontaktproblem vorliegt, ein WLR-Test (53) oder weitere Analysen durchgeführt werden.

10. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Prüfungen des ersten Testschrittes (1) und/oder des zweiten Testschrittes (2) an allen Schaltungselementen, insbesondere Speicherelementen eines Wafers vorgenommen wird.

11. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Teil der Prüfungen des ersten Testschrittes (1) und/oder des zweiten Testschrittes (2) an einer Teststruktur des Wafers und/oder eines Ritzrahmens vorgenommen wird.

12. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Gleichspannungs-Funktionaltest, ein Test auf Adressierbarkeit einer einzelnen Speicherzelle, ein vollständiger Funktionaltest und /oder ein vollständiger Test nach einem Burn-In (WLR) an mindestens einem funktionellen Halbleiterbauelement, insbesondere einem DRAM vorgenommen wird.

13. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens eine Parametermessung und/oder eine Zuverlässigkeitsmessung an einer Teststruktur vorgenommen wird.

14. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass Meßergebnisse der elektrischen Prüfungen von einem Speichermittel gespeichert werden.

15. Vorrichtung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch ein Mittel zur gleichzeitigen Durchführung einer elektrischen Prüfung einer Teststruktur, insbesondere auf einem Ritzrahmen und einer elektrischen Prüfung mindestens eines funktionellen Halbleiterbauelementes, insbesondere einem DRAM, auf einem Wafer.

16. Vorrichtung nach Anspruch 15, gekennzeichnet durch ein Mittel zur Durchführung einer elektrischen Prüfung, insbesondere eines ersten Testschrittes (1) mit Gleichstrom und/oder einer Frequenz kleiner gleich 100 Hz durchführbar ist.

17. Vorrichtung nach Anspruch 15 oder 16, gekennzeichnet durch ein Mittel zur Durchführung einer elektrischen Prüfung, insbesondere eines zweites Testschrittes (2, 2a, 2b, 2c, 2d) mit einer Frequenz von größer als 100 Hz.

18. Vorrichtung nach mindestens einem der Ansprüche 15 bis 17, gekennzeichnet durch mindestens einen Meßkopf mit Kontakten, insbesondere nadelförmigen Kontakten zur Durchführung mindestens einer elektrischen Prüfung des ersten Testschrittes (1) und des zweiten Testschrittes (2, 2a, 2b, 2c, 2d).

19. Vorrichtung nach Anspruch 18, dadurch gekennzeichnet, dass der Meßkopf mindestes ein Meßmittel für eine Spannung, Stromstärke, Induktivität, Kapazität, Erdung und einen Frequenzgang aufweist.

20. Vorrichtung nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass Pins einer Matrix des Meßkopfes für die durchzuführende Messung frei wählbar sind.

21. Vorrichtung nach mindestens einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, dass eine Probecard einer Parametermessung zusammen mit einem Mittel für die Funktionsprüfung integriert ist.

22. Vorrichtung nach mindestens einem der Ansprüche 12 bis 19, gekennzeichnet durch ein Steuerungsmittel zur adaptiven Steuerung des Ablaufs des ersten Testschrittes (1) und/oder zweiten Testschrittes (2, 2a, 2b, 2c, 2d).

23. Vorrichtung nach mindestens einem der Ansprüche 12 bis 20, gekennzeichnet durch ein Speichermittel zur Speicherung von Meßwerten der elektrischen Prüfungen.