JPH07147303A - ウエハ上のダイ試験方法及びウエハのソート方法 - Google Patents

ウエハ上のダイ試験方法及びウエハのソート方法

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JPH07147303A
JPH07147303A JP6151800A JP15180094A JPH07147303A JP H07147303 A JPH07147303 A JP H07147303A JP 6151800 A JP6151800 A JP 6151800A JP 15180094 A JP15180094 A JP 15180094A JP H07147303 A JPH07147303 A JP H07147303A
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die
wafer
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test method
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シェルドン・オー・ラーソン
Ronald J Mack
ロナルド・ジェイ・マック
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Xilinx Inc
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Abstract

(57)【要約】 【構成】 個々のダイのオンチップ識別からなるダイの
試験方法。第１のウエハソート４００では、ウエハ上の
複数のダイをプログラムし（４０１）、各ダイ上の所定
のメモリセルを、そのダイが位置するウエハを識別する
ようにプログラムし（４０４）、良品のダイの各位置
を、その良品ダイが位置するウエハについて形成された
ファイルに記憶させる（４０６）。次に、ダイを所定の
条件に置く（４１１）。第２のウエハソートでは、１個
のダイの所定のメモリセルにアクセスして（４１３）、
ダイの関連ファイルを決定する。次に、その関連ファイ
ルをロードし、最後にそのウエハの良品ダイを試験する
（４１５）。 【効果】 ウエハの試験時間が最初の歩留まりに直接関
連した割合で大幅に減少する。試験プローブ自体の損耗
が少なく、その寿命が長くなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ウエハ上のダイを試験
する技術に関し、特に良品ダイのオンチップ（on-chi
p）識別によってダイの試験を減少させる技術に関す
る。
【０００２】
【従来の技術】ウエハのソートは、ウエハ製造後に実行
される処理として良く知られている。ウエハのソートの
際に、ウエハ上の各ダイは、その電気的性能及び回路の
機能について電気的に試験する。即ち、ウエハのソート
によって、有効なダイ（即ち、チップ）を製造する際の
ウエハ製造工程の有効性に関する情報が提供され、かつ
次の実装工程に於て使用される有効なダイの識別が得ら
れる。
【０００３】図１及び図２には、第２のソートの際に全
てのダイを試験する過程を含む一般的なウエハのソート
工程が示されている。当業者に良く知られるように、各
ダイは、一般に複数のメモリセル、この実施例では電気
的にプログラム可能なリードオンリメモリ（ＥＰＲＯ
Ｍ）セルを有する。ＥＰＲＯＭセルは、チャネル領域に
よって分離されたソース領域とドレイン領域とを有す
る。チャネル領域の上にはフローティングゲートが形成
され、該フローティングゲートの上にはコントロールゲ
ートが形成される。図１及び図２では、ダイ上の全ての
メモリセルが、ステップ１１に於て、前記フローティン
グゲート上の電荷を変化させ、それにより前記ソース領
域とドレイン領域との間に電流が流れるようにするため
に必要な閾値電圧を変更するようにプログラムされる。
【０００４】ステップ１２に於て、前記ダイ上のメモリ
セルのプログラム処理は、全メモリセルが適当な閾値電
圧を有することを確かめるために、プローブでベリファ
イ即ち確認される。前記ダイのいずれかのメモリセル
が、適当な閾値電圧を示さない場合には、カウンタの数
を大きくして、プログラム処理を試行したことを示す。
このカウンタの数を、テスタによって設定されるプログ
ラム処理の所定の最大試行回数と比較する。カウンタの
数が前記所定の最大試行回数より小さいか同じ場合に
は、前記ダイの全メモリセルが再プログラム処理され
る。簡単化のために、この比較及び再プログラム過程
は、確認ステップ１２に含まれる。ステップ１２は、一
般に、全メモリセルが十分にプログラムされるまで、又
は前記所定の最大試行回数を越えるまで繰り返すのが一
般的である。
【０００５】この時点に於て、前記ダイが「良品」であ
る（即ち、全メモリセルが適当な閾値電圧を示す）とス
テップ１３に於て決定された場合には、前記ダイは電気
的に印字される。電気的印字（inking）は、当該技術分
野に於て良く知られた方法であり、前記ダイ上の１個又
は複数のメモリセルを、以下に説明する第２のウエハの
ソートに於て特定の試験パターンをプローブに示すよう
にプログラムする。前記ダイが「不良」であるとステッ
プ１３に於て決定され、又はステップ１４に於て実行さ
れるように、前記プローブがダイをプログラムしかつそ
の電気的印字を確認した後、ステップ１５に於て、その
ダイが前記ウエハの最後のダイであるかどうかを、前記
プローブによって決定する。そのダイが最後のダイでな
い場合には、プローブはステップ１６に於て次のダイに
進む。しかしながら、そのダイが最後のダイの場合に
は、ステップ１８に於て前記プローブは次のウエハ（ス
テップ１７で識別された場合）に移る。これらステップ
１１〜１８が第１のウエハソート１０を構成する。
【０００６】第１のウエハソート１０が完了した後、前
記ウエハは、所定の悪条件２０下に置かれて電荷の損失
を加速され、それによって、例えば２０年間に亘るメモ
リの使用をシミュレートする。一般に、これらの所定の
悪条件には、ステップ２１に示されるようなウエハのベ
ーク処理が含まれる。
【０００７】第２のウエハソート３０は、ステップ３１
に於て、最初のダイについて電気的印字を読み取ること
によって開始される。前記ダイが、ステップ３２に於て
決定されるように電気的に印字されている場合には、ス
テップ３３に於て、前記プローブにより前記ダイのメモ
リセルを試験して、電荷の損失の度合いを決定する。特
定のダイに於ける電荷の損失が所定のレベルを越えてい
るとステップ３４に於て決定された場合には、そのダイ
は、ステップ３７に於て物理的に印字され、そのダイが
実装工程から拒否されることを示す。他方、電荷の損失
がその所定のレベルより小さいか又は同じ場合（即ち、
そのダイが「良品」であって、後の実装工程で使用でき
る状態にある）場合には、ステップ３５に於て、前記プ
ローブにより別のダイが存在するかどうかを決定する。
別のダイが存在する場合には、ステップ３６に於て前記
プローブは次のダイに進む。ステップ３１〜３７が、前
記ウエハ上の最後のダイが見つかるまで繰り返される。
この場合、前記プローブは、（ステップ３８に於て別の
ウエハが存在することが決定された場合）ステップ３９
に於て次のウエハに進む。そうでない場合には、前記プ
ローブはステップ４０で処理を終了する。
【０００８】
【発明が解決しようとする課題】この従来の方法には、
不必要な試験時間が含まれている。これは、第１のウエ
ハソート１０に於て満足すべき状態にプログラムされて
いるかどうか（即ち、良品又は不良であると決定され
る）に拘らず、全てのダイについて第２のウエハソート
３０に於て電気的印字の読み取りが行われる。そのた
め、ウエハ上のダイの試験時間を減少させる方法が要求
されている。
【０００９】
【課題を解決するための手段】本発明による第１のウエ
ハソートは、ウエハ上の複数のダイをプログラムする過
程と、各ダイ上の所定のメモリセルを、前記ダイが位置
するウエハを識別するようにプログラムする過程と、良
品のダイの各位置を、前記良品ダイが位置するウエハに
ついて形成されたファイルに記憶させる過程とからな
る。次に、前記ダイを所定の条件に置く。第２のウエハ
ソートでは、１個のダイの所定のメモリセルにアクセス
して、ダイの関連ファイルを決定する。次に、その関連
ファイルをロードする。最後に、そのウエハの良品ダイ
を試験する。
【００１０】前記試験過程の後に、前記プローブは、次
にウエハが存在する場合にはそのウエハに進み、該ウエ
ハ上の１個のダイの所定のメモリセルにアクセスする。
再び前記関連ファイルをロードし、次に良品ダイを試験
する。
【００１１】本発明の別の実施例では、第１のウエハソ
ートが、ウエハ上の最初の良品ダイを識別する過程と、
前記ウエハ上の次の良品ダイに進む過程と、前記次の良
品ダイを、先の良品ダイの位置を示すようにプログラム
する過程と、前記ウエハ上の最後の良品ダイがプログラ
ムされるまで、このプログラム処理を繰り返す過程とか
らなる。同様に、前記ウエハを所定の条件下に置く。第
２のウエハソートでは、前記最後の良品ダイを識別しか
つ試験する。次に、前記プローブが、試験済みダイによ
って示される次のダイの位置に進む。次に、新しい位置
の前記ダイを試験する。オンチップで示される次の位置
に進む過程及び次にそのダイを試験する過程は、前記最
初の良品ダイが試験されるまで繰り返される。
【００１２】
【実施例】図５は、第１のウエハソート４００に含まれ
る各ステップを示しており、ステップ４０１に於て、あ
るダイ上のメモリセルをプログラムする。このプログラ
ム処理の確認は、ステップ４０２に於て従来の方法（例
えば図１に於けるステップ１２）を用いて実行される。
前記ダイが、ステップ４０３に於て良品である（即ち、
全てのメモリセルが適正な閾値電圧を示す）と決定され
た場合には、該ダイは、ステップ４０４に於て電気的に
印字される。
【００１３】次に、本発明によれば、以下に於て識別
（ＩＤ）セル７と称する各良品ダイの所定のメモリセル
を、ステップ４０５に於て、特定のウエハに関連するフ
ァイルを識別するようにプログラムする。図３は、それ
ぞれに１００個のダイを有する３個のウエハＷ１、Ｗ
２、Ｗ３を示している。即ち、ウエハＷ１はダイ１００
〜１９９を有し、ウエハＷ２はダイ２００〜２９９を有
し、かつウエハＷ３はダイ３００〜３９９を有する。例
えば、ダイ１００のＩＤセル７は、ウエハＷ１に関連す
るファイル（図４に関連して後述する）を識別するのに
対し、例えばダイ３９９のＩＤセル７は、ウエハＷ３に
関連するファイルを識別する。図面では、各ウエハにつ
いてプログラムされたＩＤセル７を有する唯１個のダイ
が示されているが、ウエハＷ２又はＷ３の全ての良品ダ
イがプログラムされたＩＤセルを有する。
【００１４】次に、前記ウエハ上の各良品ダイの位置
を、ステップ４０６に於て該ウエハに関するファイルに
記憶させる。ステップ４０７に於て、前記ダイが前記ウ
エハの最後のダイではないと決定された場合には、前記
プローブはステップ４０８に於て次のダイに進む。そし
て、各ステップ４０１〜４０７が繰り返し行われる。前
記ダイが前記ウエハの最後のダイである場合には、前記
プローブが、ステップ４１０に於て、ステップ４０９で
決定された次のウエハに進む。他のウエハが存在しない
場合には、第１のウエハソート４００は完了する。
【００１５】このように、本発明のある実施例によれ
ば、第１のウエハソート４００のステップ４０６に於
て、各ウエハについてファイルが形成される。例えば、
図４では、ファイル１、２、３がそれぞれウエハＷ１、
Ｗ２、Ｗ３に於ける「良品」ダイ（即ち、ダイの各メモ
リセルが所定の閾値電圧を有する）を識別する情報を有
する。即ち、これらのファイルは、ステップ４０３に於
て決定された前記良品ダイの位置、即ち一般にＸ座標及
びＹ座標を有する。説明のための一例として、図３に示
されるウエハＷ２のダイ２１８は、満足すべき閾値電圧
を得ることができなかったものであり（ダイに×印を付
したもの）、従って図４に於てファイル２の中には記載
されていない。同様に、図３に示されるウエハＷ３のダ
イ３８３は、満足すべき閾値電圧が得られなかったもの
として記載され、従って第４図に於けるファイル３に含
まれていない。
【００１６】また図６に於て、ステップ４１１で全ての
ウエハを所定の悪条件に置き、前記ウエハのメモリセル
の放電を加速する。次に、第２のウエハソート４３０の
ステップ４１２に於て、前記プローブによって、前記ウ
エハの電気的印字をされた最初のダイのＩＤセルを読み
取る。例えば、前記プローブはダイ２００（最初の電気
的に印字されたダイ）のＩＤセル７（図３）を検査し
て、ダイ２００が位置する特定のウエハ、即ちウエハＷ
２に関連するファイルをアクセスする。ウエハＷ２に関
連する前記ファイル即ちファイル２は、ステップ４１３
に於てアクセスされる。前記プローブは、前記ファイル
内の最初の位置を読み取った後、ステップ４１４に於
て、前記ウエハの第１のウエハソート４００に於て決定
された前記最初の「良品」ダイに直接進む。本実施例で
は、前記最初の良品ダイは、実際にはダイ２００であ
る。次に、ステップ４１５に於てダイ２００を試験す
る。ダイ２００は、この試験に合格しなかった場合には
拒否されるが、前記試験に合格した場合には、該ダイは
実装工程で使用可能なものとなる。
【００１７】ステップ４１５に於て前記プローブが前記
ダイを試験した後、ステップ４１６に於て、前記ファイ
ルの別のダイの位置が存在する（それによって再試験す
べき別の良品ダイが示される）場合には、ステップ４１
７に於て前記プローブはその次の位置に進む。各ステッ
プ４１５〜４１７は、前記ファイルに別のダイの位置が
無くなるまで繰り返し行われる。次に、前記プローブ
は、ステップ４１８に於て次のウエハが存在すると決定
された場合には、ステップ４１９に於て次のウエハに進
み（そして、各ステップ４１２〜４１８を繰り返し行
う）、又はステップ４２０に於てその検査を終了する。
【００１８】本実施例で注意すべき点は、前記ウエハの
全ての良品ダイに電気的印字をするステップ４０４によ
って、ステップ４０６で形成される前記ファイルが壊れ
た場合のバックアップとしての役割が果たされることで
ある。従って、本発明の別の実施例では、ステップ４０
４は行われない。
【００１９】一般的なウエハの製造では、３０〜５０％
の歩留まりは異常といえるものではない。図３乃至図６
に関連して上述したように、本発明によれば、第２のウ
エハソート４３０に於ける不良ダイ（即ち、第１のウエ
ハソート４００に於てプログラム処理の確認ができなか
ったダイ）は、試験処理から実質的に除外される。従っ
て、本発明によれば、第２のウエハソート４３０に於け
る重要な試験時間が、最初の歩留まりに直接関連する割
合で大幅に減少する。例えば、第１のウエハソートに於
ける最初の歩留まりが５０％の場合には、第２のウエハ
ソートに於ける試験時間が通常約５０％減少する。前記
第１のウエハソートに於ける最初の歩留まりが３０％の
場合には、第２のウエハソート４３０に於ける試験時間
が約６０％減少する。更に、本発明によって、前記プロ
ーブ自体の損耗が少なくなり、それによってこの高価な
部品の寿命が延長される。
【００２０】本発明の別の実施例が、図７及び図８に示
されている。図７では、ダイの全てのメモリセルが、ス
テップ５０１に於てプログラムされる。このプログラム
処理は、ステップ５０２に於て従来の方法で確認され
る。前記ダイのいずれかのメモリセルが適正な閾値電圧
を示すことができない、即ち、該ダイがステップ５０３
に於て不良であると決定された場合には、前記プローブ
は、ステップ５０５に於てそのダイが前記ウエハの最後
のダイであるかどうかを決定する。
【００２１】本発明によれば、ステップ５０３に於て前
記ダイのメモリセルが適正な閾値電圧を示す、即ち前記
ダイが良品である場合には、ステップ５０４に於て前記
プローブが前記ダイを電気的に印字し、かつ次に、ステ
ップ５０９に於て、そのダイが前記ウエハの最初の良品
ダイであるかどうかを決定する。そのダイが最初の良品
ダイである場合には、前記ダイのＩＤセルが、ステップ
５１０に於て、「最初の良品ダイ」の指定を示すように
プログラムされる。例えば、ダイ６００〜６０７を有す
るサンプルのウエハを示す図９では、ダイ６００のＩＤ
セル７Ａが、ダイ６００が前記「最初の良品ダイ」であ
ることを示すようにプログラムされる。
【００２２】更に本発明によれば、ステップ５０９に於
て、あるダイが前記最初の良品ダイでないと決定された
場合には、ステップ５０６に於て、ＩＤセル７Ａが、最
後の良品ダイの位置（通常、ウエハのマップ上のＸ座標
及びＹ座標）を示すようにプログラムされる。このよう
に、図９に示されるように、ダイ６０１が不良であるこ
とから、ダイ６０２のＩＤセル７Ａは、ダイ６００（前
記最後の良品ダイ）の位置を示すようにプログラムされ
る。同様にして、ダイ６０３及び６０６のＩＤセル７Ａ
が、それぞれダイ６０２及び６０３の位置を識別する。
【００２３】前記ダイが、ステップ５０５に於て最後の
ダイでないことが決定された場合には、ステップ５０７
に於て前記プローブは次のダイに進み、前記プログラム
処理を繰り返して行う。そのダイ、例えば図９に示され
るウエハＷ４のダイ６０７が最後のダイである場合に
は、前記プローブは、ステップ５１１に於て次のウエハ
が存在すると決定された場合には、ステップ５１２（図
７）に於て該次のウエハに進む。別のウエハが存在しな
い場合には、第１のウエハソート５００は完了し、ステ
ップ５１３に於て、全てのウエハが上述した悪条件下に
置かれ、メモリセルの放電を加速させる。
【００２４】図８は、第２のウエハソート５２０を実行
するための各ステップを示している。ステップ５２１に
於て、前記プローブは（通常、上述した電気的印字処理
によって）前記最後の良品ダイを識別する。例えば、ウ
エハＷ４のダイ６０７（図９）が識別されて、ステップ
５２２に於て試験される。ダイ６０７のＩＤセル７Ａに
よって、試験した前記ダイが「最初の良品」ダイに指定
されない場合には、前記プローブはＩＤセル７Ａによっ
て示される位置に進む。従って、図９では、前記プロー
ブがダイ６０７から、ダイ６０７のＩＤセル７Ａによっ
て示されるダイ６０６の位置に移動する。各ステップ５
２２〜５２５は、前記「最初の良品」ダイが試験される
まで繰り返し行われる。従って、ウエハＷ４の前記ダイ
は、ダイ６０７、ダイ６０６、ダイ６０３、ダイ６０
２、ダイ６０１の順序で試験される。ここで注意すべき
ことは、前記プローブが、第２のウエハソート５２０に
於て従う試験パターンが、第１のウエハソート５００に
於て従った調査パターンとは逆なことである。このよう
にして、例えば図５及び図６に示す実施例のような前記
ファイルを形成する過程が不必要になる。
【００２５】前記「最初の良品」ダイ即ちダイ６００を
試験した後、前記プローブは、ステップ５２５に於て次
のウエハが存在すると決定された場合には、ステップ５
２６に於て該次のウエハに進む。各ステップ５２１〜５
２６は、試験すべきウエハが無くなるまで繰り返し行わ
れる。最後のウエハが試験された後、前記プローブはス
テップ５２７に於て処理を終了する。
【００２６】上述した実施例は、本発明の単なる例示で
あって、その技術的範囲を制限するものではない。例え
ば、本発明は、ダイのあらゆる型式のメモリセルを試験
する場合に適用することができる。即ち、本発明には、
電気的消去可能なプログラマブル・リードオンリメモリ
（ＥＥＰＲＯＭ）セル及びフラッシュＥＰＲＯＭセルの
試験が含まれる。当業者であれば、上記説明に基づいて
本発明が様々に変形・又は変更して実施し得ることは容
易に理解される。
【００２７】
【発明の効果】本発明によるダイ試験方法は、個々のダ
イのオンチップ識別からなる。このオンチップ識別によ
って、ウエハの試験時間を最初の歩留まりに直接関連し
た割合で大幅に減らすことができる。更に、本発明によ
れば、試験プローブ自体の損耗が減少し、それによって
この高価な部品の寿命を延ばすことができる。
【図面の簡単な説明】
【図１】第２ソートに全ダイの試験を含む一般的なウエ
ハソート方法を示すブロック図の図２との分割図であ
る。
【図２】図１に対応するブロック図の分割図である。
【図３】本発明による識別メモリセルを有するウエハを
示す図である。
【図４】図３に示すウエハに関する情報を有する３個の
ファイルを示す図である。
【図５】本発明によるダイの試験方法を示すブロック図
の図６との分割図である。
【図６】図５に対応するブロック図の分割図である。
【図７】本発明によるダイの試験方法の別の実施例を示
すブロック図の図８との分割図である。
【図８】図７に対応するブロック図の分割図である。
【図９】最初の良品ダイ以外の各良品ダイがウエハ上の
他の良品ダイの位置を示すようにした多数のダイを有す
るウエハの部分を概略的に示す図である。
【符号の説明】
７ 識別（ＩＤ）セル １０ 第１のウエハソート １１〜１８ ステップ ２０ 所定の条件 ２１ ステップ ３０ 第２のウエハソート ３１〜４０ ステップ １００〜１９９ ダイ ２００〜２９９ ダイ ３００〜３９９ ダイ ４００ 第１のウエハソート ４０１〜４２０ ステップ ４３０ 第２のウエハソート ５００ 第１のウエハソート ５０１〜５１３ ステップ ５２０ 第２のウエハソート ５２１〜５２７ ステップ ６００〜６０７ ダイ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１個のウエハ上のダイを試験
    する方法であって、 複数のダイをプログラムする過程と、 良品の各ダイの識別メモリセルを、前記良品ダイが位置
    する前記ウエハを識別するようにプログラムする過程
    と、 良品の各ダイの位置を、前記良品ダイが位置する前記ウ
    エハに関連するファイル内に記憶させる過程と、 前記複数のダイを放電状態に置く過程と、 ある１個のダイの前記識別メモリセルにアクセスして、
    そのダイに関連する前記ファイルを決定する過程と、 前記関連ファイルをロードする過程と、 前記良品ダイのみを試験する過程とからなることを特徴
    とするダイ試験方法。
  2. 【請求項２】 前記良品ダイの位置を記憶させる前記過
    程が、各ウエハについてファイルを作成する過程を含む
    ことを特徴とする請求項１記載のダイ試験方法。
  3. 【請求項３】 前記良品ダイの位置が、該ダイが位置す
    る前記ウエハ上のＸ座標及びＹ座標からなることを特徴
    とする請求項２記載のダイ試験方法。
  4. 【請求項４】 前記複数のダイを放電状態に置く前記過
    程が、前記複数のダイをベークする過程を含むことを特
    徴とする請求項２記載のダイ試験方法。
  5. 【請求項５】 前記複数のダイを放電状態に置く前記過
    程の前に、各ウエハの前記良品ダイを電気的に印字する
    過程を更に含むことを特徴とする請求項２記載のダイ試
    験方法。
  6. 【請求項６】 前記１個のダイが電気的に印字されてい
    ることを特徴とする請求項２記載のダイ試験方法。
  7. 【請求項７】 ウエハ上のダイを試験する方法であっ
    て、 （ａ）前記ウエハ上の最初の良品ダイを識別する過程
    と、 （ｂ）前記ウエハ上の次の良品ダイに進む過程と、 （ｃ）前記次の良品ダイを、先の良品ダイの位置を示す
    ようにプログラムする過程と、 （ｄ）前記過程（ｂ）及び（ｃ）を、前記ウエハの最後
    の良品ダイがプログラムされるまで繰り返し行う過程
    と、 （ｅ）前記ウエハを放電状態に置く過程と、 （ｆ）前記最後の良品ダイを識別する過程と、 （ｇ）前記最後の良品ダイを試験し、それにより試験済
    みダイを発生させる過程と、 （ｈ）前記試験済みダイによって示される先のダイの位
    置に移る過程と、 （ｉ）前記先のダイの位置に於て前記ダイを試験し、そ
    れにより別の試験済みダイを発生させる過程と、 （ｋ）前記最初の良品ダイが試験されるまで、前記過程
    （ｈ）及び（ｉ）を繰返し行う過程とからなることを特
    徴とするダイ試験方法。
  8. 【請求項８】 前記過程（ａ）及び（ｃ）が、前記最初
    の良品ダイ及び前記次の良品ダイについてそれぞれ識別
    メモリセルをプログラムする過程を含むことを特徴とす
    る請求項７記載のダイ試験方法。
  9. 【請求項９】 前記先の良品ダイの位置が、前記ウエハ
    上のＸ座標及びＹ座標からなることを特徴とする請求項
    ８記載のダイ試験方法。
  10. 【請求項１０】 前記過程（ｅ）が、前記ウエハ上の前
    記ダイをベークする過程を含むことを特徴とする請求項
    ７記載のダイ試験方法。
  11. 【請求項１１】 前記過程（ｉ）が、前記先のダイの位
    置に於て前記ダイの識別メモリセルにアクセスする過程
    を含むことを特徴とする請求項７記載のダイ試験方法。
  12. 【請求項１２】 前記過程（ｄ）が、前記最後の良品ダ
    イを電気的に印字する過程を含むことを特徴とする請求
    項７記載のダイ試験方法。
  13. 【請求項１３】 それぞれに複数のダイを有する複数の
    ウエハをソートする方法であって、 （ａ）各ダイ上の複数のメモリセルをプログラムする過
    程と、 （ｂ）前記複数のメモリセルの前記プログラム処理を確
    認する過程と、 （ｃ）識別した良品ダイの位置を、別の良品ダイ上の複
    数の識別メモリセルをプログラムすることによって与え
    る過程と、 （ｄ）前記複数のメモリセルを放電状態に置く過程と、 （ｅ）前記良品ダイのみを試験する過程とからなること
    を特徴とするウエハソート方法。
JP6151800A 1993-06-10 1994-06-10 ウエハ上のダイ試験方法及びウエハのソート方法 Pending JPH07147303A (ja)

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