JP3945930B2 - フラッシュメモリ混載マイコンの検査方法 - Google Patents
フラッシュメモリ混載マイコンの検査方法 Download PDFInfo
- Publication number
- JP3945930B2 JP3945930B2 JP02942499A JP2942499A JP3945930B2 JP 3945930 B2 JP3945930 B2 JP 3945930B2 JP 02942499 A JP02942499 A JP 02942499A JP 2942499 A JP2942499 A JP 2942499A JP 3945930 B2 JP3945930 B2 JP 3945930B2
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- test
- microcomputer
- selection
- burn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリを混載したフラッシュメモリ混載マイコンの検査方法に関するものである。
【０００２】
【従来の技術】
近年では、ＯＡ機器や産業機器などを制御管理するコンピュータシステムにおいては、処理速度の高速化が要求されており、その高速化に対応するためにマイコン部にフラッシュメモリ部を付加して混載したフラッシュメモリ混載マイコンが製造され広く使用されている。
【０００３】
以上のような従来のフラッシュメモリ混載マイコンの製造工程での検査方法について、その概略を以下に説明する。
図２は従来のフラッシュメモリ混載マイコンの検査方法を示すフローチャート図である。図２において、Ｄ１は拡散工程での紫外線消去（ＵＶ消去）工程、Ｔｃ１はＵＶ消去工程Ｄ１の後のフラッシュメモリ部に対する閾値テストで正常な閾値レベルにならなかったメモリセルを選別する閾値選別（ＶＴ選別）工程、Ｔｃ２はフラッシュメモリ部の全メモリセルのコントロールゲートに対して高電圧を一定時間印加しメモリセルの閾値が許容値以上変化したチップを選別するゲートストレス印加およびＶＴ選別工程、Ｔｃ３、Ｔｃ５はフラッシュメモリ部の全メモリセルに対する書き込みテスト工程、Ｔｃ４はフラッシュメモリ部の全メモリセルに対する消去テスト工程、Ｔｃ６は検査対象ウエハーをベーク炉で一定時間および一定温度でベーキングするべーク工程、Ｔｃ７はべーク工程Ｔｃ６のベーキングによりメモリセルの閾値が許容値以上変化したチップの選別とマイコン部の動作テストを実施するＶＴ選別およびマイコン部テスト工程であり、以上の工程Ｔｃ１〜Ｔｃ７まではウエハー形態でテストが実施されるウエハーテスト工程である。
【０００４】
また、Ｔｃ８は組み立て工程、Ｔｃ９、Ｔｃ１１はフラッシュメモリ部の全メモリセルに対する消去テスト工程、Ｔｃ１０はフラッシュメモリ部の全メモリセルに対する書き込みテスト工程、Ｔｃ１２はマイコン部に対するバーイン工程、Ｔｃ１３はバーイン工程Ｔｃ１２のバーインにより正常動作しなくなったチップの選別とマイコン部の動作速度をテストするバーイン選別および動作速度テスト工程であり、以上の工程Ｔｃ９〜Ｔｃ１３までは組立品形態でテストが実施される組立品テスト工程である。
【０００５】
以上の工程のうち、ＵＶ消去工程Ｄ１は、拡散工程における注入工程やエッチング工程等でメモリセルがチャージアップして、閾値が異常に高くなったメモリセルの閾値を、以下の工程で実施されるゲートストレス印加の前にイントリンシックな閾値に揃えるもので、ＶＴ選別工程Ｔｃ１では、ＵＶ消去工程Ｄ１でイントリンシックな閾値に揃わなかったチップを異常品として選別する。
【０００６】
ゲートストレス印加およびＶＴ選別工程Ｔｃ２は、メモリセルを構成するトンネル酸化膜の欠陥などによるチャージゲイン（フローティングゲートに電子が注入される）モードの不良品を選別するために、全メモリセルを消去しておいてその全メモリセルのコントロールゲートに対して高電圧を一定時間印加した後に、全メモリセルの閾値をテストして、その閾値が許容値以上に上昇している場合は不良として選別する。
【０００７】
ベーク工程Ｔｃ６とＶＴ選別およびマイコン部テスト工程Ｔｃ７のうちのＶＴ選別工程は、メモリセルを構成するトンネル酸化膜やフローティングゲートとコントロールゲート間のＯＮＯ膜の欠陥などによるチャージロス（フローティングゲートから電子が放出される）モードの不良品を選別するために、メモリセルを書き込んでおいて（フローティングゲートに電子を注入しておいて）一定時間および一定温度でベーキングした後に、全メモリセルの閾値をテストして、その閾値が許容値以上に下降している場合は不良として選別する。
【０００８】
バーイン工程Ｔｃ１２とバーイン選別および動作速度テスト工程Ｔｃ１３のうちのバーイン選別工程は、バーイン工程Ｔｃ１２で、マイコン部に対するバーインとしてマイコン部を高温および高電源電圧下で加速動作させ、ＭＯＳトランジスタの酸化膜欠陥等によるデバイス初期不良を発生させ、正常動作しなくなったチップを、工程Ｔｃ１３のバーイン選別工程で不良品として選別する。
【０００９】
【発明が解決しようとする課題】
しかしながら上記のような従来のフラッシュメモリ混載マイコンの検査方法では、以下のような問題点を有していた。
第１に、拡散工程ではＵＶ消去工程Ｄ１でメモリセルの閾値を揃えてしまうため、ウエハーテスト工程内の最初の工程であるＶＴ選別工程Ｔｃ１での閾値テストで、拡散工程における注入工程やエッチング工程等でチャージアップダメージをうけたメモリセルを選別できないという問題点を有していた。また、拡散工程でポリイミド樹脂をチップ表面に塗布する場合は、紫外線が透過せずＵＶ消去工程Ｄ１での紫外線消去が不可能となり、上述した工程フローが使用できないという問題点も有していた。
【００１０】
第２に、ゲートストレス印加工程がゲートストレス印加およびＶＴ選別工程Ｔｃ２としてウエハーテスト工程内に独立して存在するため、検査工程における工数が増大するという問題点を有していた。また、このゲートストレス印加工程でのゲートストレス印加テストは数秒以内の短時間のテストなので、品質保証に必要な加速度を得るためには印加電圧を高くする必要があり、この高電圧印加が実施されるゲートストレス印加テスト自身による故障が発生するという問題点も有していた。
【００１１】
第３に、フラッシュメモリ部の各メモリセルをアクセスしながら動作するマイコン動作の速度試験を上記のゲートストレス印加テストの直後に行なわないために、製品動作保証期間での全期間にわたって、その動作速度を保証することができないという問題点を有していた。これは、製品が実際に市場で使用される場合には、フラッシュメモリ部の消去された閾値の低いメモリセルが、リードディスターブ（メモリからデータを読み出す時には、読み出し対象のメモリセルと同一ワード線上のメモリセルのコントロールゲートが読み出し時のワード線電位になり、チャージゲインモードとなる）を受けて、その閾値が上昇することにより、メモリセルトランジスタの電流能力が低下して、読み出しアクセス時間が遅くなることによるものである。
【００１２】
本発明は、上記従来の問題点を解決するもので、製造工程全体の工程数を減少して生産時間を短縮することができるとともに、紫外線消去が不可状態の場合に対しても不良となったメモリセルを確実に選別して検査精度を向上することができ、さらに製品動作保証期間の全期間にわたって動作速度を保証することができるフラッシュメモリ混載マイコンの検査方法を提供する。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために本発明のフラッシュメモリ混載マイコンの検査方法は、拡散工程では紫外線消去工程およびアニール工程を実施しない状態でウエハーテスト工程で閾値選別工程を実施することにより、拡散工程でチャージアップダメージをうけて閾値が異常に高くなったメモリセルを含む不良チップの選別を可能とし、かつ拡散工程での工程数を減少することを特徴とする。
【００１５】
以上により、製造工程全体の工程数を減少して生産時間を短縮することができるとともに、紫外線消去が不可状態の場合に対しても不良となったメモリセルを確実に選別して検査精度を向上することができる。
【００１６】
【発明の実施の形態】
本発明の請求項１に記載のフラッシュメモリ混載マイコンの検査方法は、製造工程として少なくとも拡散工程とウエハーテスト工程と組立品テスト工程とを経て製造され、マイコン部にフラッシュメモリ部が付加されて混載されたフラッシュメモリ混載マイコンの検査方法であって、前記拡散工程では前記フラッシュメモリ部に対してその全メモリセルの閾値を揃えるための紫外線消去工程を実施せず、かつアニール工程も実施しない状態で、前記ウエハーテスト工程で前記全メモリセルの閾値を検査して選別するための閾値選別工程を実施する方法とする。
【００１７】
この方法によると、拡散工程では紫外線消去工程およびアニール工程を実施しない状態でウエハーテスト工程で閾値選別工程を実施することにより、拡散工程でチャージアップダメージをうけて閾値が異常に高くなったメモリセルを含む不良チップの選別を可能とし、かつ拡散工程での工程数を減少する。
【００２１】
以下、本発明の実施の形態を示すフラッシュメモリ混載マイコンの検査方法について、図面を参照しながら具体的に説明する。
【００２２】
図１は本実施の形態のフラッシュメモリ混載マイコンの検査方法を示すフローチャート図である。図１において、Ｔｐ１は拡散工程の終了時にフラッシュメモリ部に対する閾値テストで正常な閾値レベルにならず閾値が異常に高いメモリセルを選別する閾値選別（ＶＴ選別）工程、Ｔｐ３、Ｔｐ５はフラッシュメモリ部の全メモリセルに対する書き込みテスト工程、Ｔｐ４はフラッシュメモリ部の全メモリセルに対する消去テスト工程、Ｔｐ６は検査対象ウエハーをベーク炉で一定時間および一定温度でベーキングするべーク工程、Ｔｐ７はべーク工程Ｔｐ６のベーキングによりメモリセルの閾値が許容値以上変化したチップの選別とマイコン部の動作テストを実施するＶＴ選別およびマイコン部テスト工程であり、以上の工程Ｔｐ１〜Ｔｐ７まではウエハー形態でテストが実施されるウエハーテスト工程である。
【００２３】
また、Ｔｐ８は組み立て工程、Ｔｐ９、Ｔｐ１１はフラッシュメモリ部の全メモリセルに対する消去テスト工程、Ｔｐ１０はフラッシュメモリ部の全メモリセルに対する書き込みテスト工程、Ｔｐ１２はマイコン部に対するバーインとフラッシュメモリ部の全メモリセルのコントロールゲートに対して高電圧の一定時間印加とを同時に行なうゲートストレス印加およびバーイン工程、Ｔｐ１３はバーイン工程Ｔｐ１２のバーインにより正常動作しなくなったチップの選別とフラッシュメモリをアクセスしながら動作するマイコン部の動作速度をテストするバーイン選別および動作速度テスト工程であり、以上の工程Ｔｐ９〜Ｔｐ１３までは組立品形態でテストが実施される組立品テスト工程である。
【００２４】
以上の工程のうち、ＶＴ選別工程Ｔｐ１は、拡散工程における注入工程やエッチング工程等でメモリセルのフローティングゲートがチャージアップして、閾値が異常に高くなっているメモリセル（チャージアップダメージを受けたと判断する）を含むチップを異常品として選別する。このチャージアップダメージは、チャージゲインモードやチャージロスモードの発生要因となるからである。
【００２５】
また、べーク工程Ｔｐ６とＶＴ選別およびマイコン部テスト工程Ｔｐ７のうちのＶＴ選別工程は、メモリセルを構成するトンネル酸化膜やフローティングゲートとコントロールゲート間のＯＮＯ膜などの欠陥等によるチャージロス（フローティングゲートから電子が放出される）モードの不良品を選別するために、メモリセルを書き込んでおいて（フローティングゲートに電子を注入しておいて）一定時間および一定温度でベーキングした後に、メモリセルの閾値をテストして、その閾値が許容値以上に下降している場合は不良として選別する。
【００２６】
また、ゲートストレス印加およびバーイン工程Ｔｐ１２のうちのバーイン工程とバーイン選別および動作速度テスト工程Ｔｐ１３のうちのバーイン選別工程は、バーイン工程でマイコン部を高温および高電源電圧下で加速動作させ、ＭＯＳトランジスタの酸化膜欠陥等によるデバイス初期不良を発生させ、正常動作しなくなったチップを不良品としてバーイン選別工程で選別する。
【００２７】
また、ゲートストレス印加およびバーイン工程Ｔｐ１２のうちのゲートストレス印加工程とバーイン選別および動作速度テスト工程Ｔｐ１３のうちの動作速度テスト工程は、メモリセルを構成するトンネル酸化膜の欠陥などによるチャージゲイン（フローティングゲートに電子が注入される）モードに起因する動作速度不良品を選別するために、メモリセルを消去しておいてゲートストレス印加工程でフラッシュメモリ部の全メモリセルのコントロールゲートに対して高電圧を一定時間印加した後に、動作速度テスト工程でフラッシュメモリ部のメモリセルをアクセスしながら動作するマイコン動作の速度試験を行い、その動作速度が許容範囲外の場合は不良として選別する。
【００２８】
ゲートストレス印加およびバーイン工程Ｔｐ１２のうちのゲートストレス印加工程で、製品動作保証期間以上のストレスを全メモリセルのコントロールゲートに対して印加することにより、消去されたメモリセルの閾値がチャージゲインモードで上昇してメモリセルトランジスタの電流能力が低下し、そのメモリセルデータの読み出しアクセス時間が遅くなって、フラッシュメモリをアクセスしながら動作するマイコンの動作速度も遅くなる。ここでゲートストレス印加工程の直後は製品動作保証期間における経過時と同等と見なせるので、この時に動作速度テストを行い、動作速度が許容範囲内のチップは製品動作保証期間の全期間において動作速度が保証される。ここで、バーイン工程とゲートストレス印加工程は工程Ｔｐ１２で１つの工程として同時に実施しているので、従来独立していたゲートストレス印加工程分の工程短縮が図られている。
【００２９】
この工程Ｔｐ１２において、ゲートストレス印加工程とバーイン工程を同時に行うために、本実施の形態のフラッシュメモリ混載マイコンは、組立品テスト工程で、フラッシュメモリ部の全メモリセルのゲートに電圧印加するためのゲートストレス印加工程と、マイコン部に対してバーインするためのバーイン工程とを、１つの工程として同時に実施することを可能とするように構成している。
【００３０】
以上により、製造工程全体の工程数を減少して生産時間を短縮することができるとともに、紫外線消去が不可状態の場合に対しても不良となったメモリセルを確実に選別して検査精度を向上することができ、さらに製品動作保証期間の全期間にわたって動作速度を保証することができる。
【００３１】
【発明の効果】
以上のように本発明によれば、拡散工程では紫外線消去工程およびアニール工程を実施しない状態でウエハーテスト工程で閾値選別工程を実施することにより、拡散工程でチャージアップダメージをうけて閾値が異常に高くなったメモリセルを含む不良チップの選別を可能とし、かつ拡散工程での工程数を減少することができる。
【００３４】
以上のため、製造工程全体の工程数を減少して生産時間を短縮することができるとともに、紫外線消去が不可状態の場合に対しても不良となったメモリセルを確実に選別して検査精度を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のフラッシュメモリ混載マイコンの検査方法を示すフローチャート図
【図２】従来のフラッシュメモリ混載マイコンの検査方法を示すフローチャート図
【符号の説明】
Ｄ１ 紫外線消去（ＵＶ消去）工程
Ｔｃ１、Ｔｐ１ 閾値選別（ＶＴ選別）工程
Ｔｃ２ ゲートストレス印加及び閾値選別（ＶＴ選別）工程
Ｔｃ３、Ｔｐ３ 書き込みテスト工程
Ｔｃ４、Ｔｐ４ 消去テスト工程
Ｔｃ５、Ｔｐ５ 書き込みテスト工程
Ｔｃ６、Ｔｐ６ ウエハーベーキング（べーク）工程
Ｔｃ７、Ｔｐ７ 閾値選別（ＶＴ選別）及びマイコン部テスト工程
Ｔｃ８、Ｔｐ８ 組み立て工程
Ｔｃ９、Ｔｐ９ 消去テスト工程
Ｔｃ１０、Ｔｐ１０ 書き込みテスト工程
Ｔｃ１１、Ｔｐ１１ 消去テスト工程
Ｔｃ１２ バーイン工程
Ｔｐ１２ ゲートストレス印加及びバーイン工程
Ｔｃ１３、Ｔｐ１３ バーイン選別及び動作速度テスト工程
【発明の属する技術分野】
本発明は、フラッシュメモリを混載したフラッシュメモリ混載マイコンの検査方法に関するものである。
【０００２】
【従来の技術】
近年では、ＯＡ機器や産業機器などを制御管理するコンピュータシステムにおいては、処理速度の高速化が要求されており、その高速化に対応するためにマイコン部にフラッシュメモリ部を付加して混載したフラッシュメモリ混載マイコンが製造され広く使用されている。
【０００３】
以上のような従来のフラッシュメモリ混載マイコンの製造工程での検査方法について、その概略を以下に説明する。
図２は従来のフラッシュメモリ混載マイコンの検査方法を示すフローチャート図である。図２において、Ｄ１は拡散工程での紫外線消去（ＵＶ消去）工程、Ｔｃ１はＵＶ消去工程Ｄ１の後のフラッシュメモリ部に対する閾値テストで正常な閾値レベルにならなかったメモリセルを選別する閾値選別（ＶＴ選別）工程、Ｔｃ２はフラッシュメモリ部の全メモリセルのコントロールゲートに対して高電圧を一定時間印加しメモリセルの閾値が許容値以上変化したチップを選別するゲートストレス印加およびＶＴ選別工程、Ｔｃ３、Ｔｃ５はフラッシュメモリ部の全メモリセルに対する書き込みテスト工程、Ｔｃ４はフラッシュメモリ部の全メモリセルに対する消去テスト工程、Ｔｃ６は検査対象ウエハーをベーク炉で一定時間および一定温度でベーキングするべーク工程、Ｔｃ７はべーク工程Ｔｃ６のベーキングによりメモリセルの閾値が許容値以上変化したチップの選別とマイコン部の動作テストを実施するＶＴ選別およびマイコン部テスト工程であり、以上の工程Ｔｃ１〜Ｔｃ７まではウエハー形態でテストが実施されるウエハーテスト工程である。
【０００４】
また、Ｔｃ８は組み立て工程、Ｔｃ９、Ｔｃ１１はフラッシュメモリ部の全メモリセルに対する消去テスト工程、Ｔｃ１０はフラッシュメモリ部の全メモリセルに対する書き込みテスト工程、Ｔｃ１２はマイコン部に対するバーイン工程、Ｔｃ１３はバーイン工程Ｔｃ１２のバーインにより正常動作しなくなったチップの選別とマイコン部の動作速度をテストするバーイン選別および動作速度テスト工程であり、以上の工程Ｔｃ９〜Ｔｃ１３までは組立品形態でテストが実施される組立品テスト工程である。
【０００５】
以上の工程のうち、ＵＶ消去工程Ｄ１は、拡散工程における注入工程やエッチング工程等でメモリセルがチャージアップして、閾値が異常に高くなったメモリセルの閾値を、以下の工程で実施されるゲートストレス印加の前にイントリンシックな閾値に揃えるもので、ＶＴ選別工程Ｔｃ１では、ＵＶ消去工程Ｄ１でイントリンシックな閾値に揃わなかったチップを異常品として選別する。
【０００６】
ゲートストレス印加およびＶＴ選別工程Ｔｃ２は、メモリセルを構成するトンネル酸化膜の欠陥などによるチャージゲイン（フローティングゲートに電子が注入される）モードの不良品を選別するために、全メモリセルを消去しておいてその全メモリセルのコントロールゲートに対して高電圧を一定時間印加した後に、全メモリセルの閾値をテストして、その閾値が許容値以上に上昇している場合は不良として選別する。
【０００７】
ベーク工程Ｔｃ６とＶＴ選別およびマイコン部テスト工程Ｔｃ７のうちのＶＴ選別工程は、メモリセルを構成するトンネル酸化膜やフローティングゲートとコントロールゲート間のＯＮＯ膜の欠陥などによるチャージロス（フローティングゲートから電子が放出される）モードの不良品を選別するために、メモリセルを書き込んでおいて（フローティングゲートに電子を注入しておいて）一定時間および一定温度でベーキングした後に、全メモリセルの閾値をテストして、その閾値が許容値以上に下降している場合は不良として選別する。
【０００８】
バーイン工程Ｔｃ１２とバーイン選別および動作速度テスト工程Ｔｃ１３のうちのバーイン選別工程は、バーイン工程Ｔｃ１２で、マイコン部に対するバーインとしてマイコン部を高温および高電源電圧下で加速動作させ、ＭＯＳトランジスタの酸化膜欠陥等によるデバイス初期不良を発生させ、正常動作しなくなったチップを、工程Ｔｃ１３のバーイン選別工程で不良品として選別する。
【０００９】
【発明が解決しようとする課題】
しかしながら上記のような従来のフラッシュメモリ混載マイコンの検査方法では、以下のような問題点を有していた。
第１に、拡散工程ではＵＶ消去工程Ｄ１でメモリセルの閾値を揃えてしまうため、ウエハーテスト工程内の最初の工程であるＶＴ選別工程Ｔｃ１での閾値テストで、拡散工程における注入工程やエッチング工程等でチャージアップダメージをうけたメモリセルを選別できないという問題点を有していた。また、拡散工程でポリイミド樹脂をチップ表面に塗布する場合は、紫外線が透過せずＵＶ消去工程Ｄ１での紫外線消去が不可能となり、上述した工程フローが使用できないという問題点も有していた。
【００１０】
第２に、ゲートストレス印加工程がゲートストレス印加およびＶＴ選別工程Ｔｃ２としてウエハーテスト工程内に独立して存在するため、検査工程における工数が増大するという問題点を有していた。また、このゲートストレス印加工程でのゲートストレス印加テストは数秒以内の短時間のテストなので、品質保証に必要な加速度を得るためには印加電圧を高くする必要があり、この高電圧印加が実施されるゲートストレス印加テスト自身による故障が発生するという問題点も有していた。
【００１１】
第３に、フラッシュメモリ部の各メモリセルをアクセスしながら動作するマイコン動作の速度試験を上記のゲートストレス印加テストの直後に行なわないために、製品動作保証期間での全期間にわたって、その動作速度を保証することができないという問題点を有していた。これは、製品が実際に市場で使用される場合には、フラッシュメモリ部の消去された閾値の低いメモリセルが、リードディスターブ（メモリからデータを読み出す時には、読み出し対象のメモリセルと同一ワード線上のメモリセルのコントロールゲートが読み出し時のワード線電位になり、チャージゲインモードとなる）を受けて、その閾値が上昇することにより、メモリセルトランジスタの電流能力が低下して、読み出しアクセス時間が遅くなることによるものである。
【００１２】
本発明は、上記従来の問題点を解決するもので、製造工程全体の工程数を減少して生産時間を短縮することができるとともに、紫外線消去が不可状態の場合に対しても不良となったメモリセルを確実に選別して検査精度を向上することができ、さらに製品動作保証期間の全期間にわたって動作速度を保証することができるフラッシュメモリ混載マイコンの検査方法を提供する。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために本発明のフラッシュメモリ混載マイコンの検査方法は、拡散工程では紫外線消去工程およびアニール工程を実施しない状態でウエハーテスト工程で閾値選別工程を実施することにより、拡散工程でチャージアップダメージをうけて閾値が異常に高くなったメモリセルを含む不良チップの選別を可能とし、かつ拡散工程での工程数を減少することを特徴とする。
【００１５】
以上により、製造工程全体の工程数を減少して生産時間を短縮することができるとともに、紫外線消去が不可状態の場合に対しても不良となったメモリセルを確実に選別して検査精度を向上することができる。
【００１６】
【発明の実施の形態】
本発明の請求項１に記載のフラッシュメモリ混載マイコンの検査方法は、製造工程として少なくとも拡散工程とウエハーテスト工程と組立品テスト工程とを経て製造され、マイコン部にフラッシュメモリ部が付加されて混載されたフラッシュメモリ混載マイコンの検査方法であって、前記拡散工程では前記フラッシュメモリ部に対してその全メモリセルの閾値を揃えるための紫外線消去工程を実施せず、かつアニール工程も実施しない状態で、前記ウエハーテスト工程で前記全メモリセルの閾値を検査して選別するための閾値選別工程を実施する方法とする。
【００１７】
この方法によると、拡散工程では紫外線消去工程およびアニール工程を実施しない状態でウエハーテスト工程で閾値選別工程を実施することにより、拡散工程でチャージアップダメージをうけて閾値が異常に高くなったメモリセルを含む不良チップの選別を可能とし、かつ拡散工程での工程数を減少する。
【００２１】
以下、本発明の実施の形態を示すフラッシュメモリ混載マイコンの検査方法について、図面を参照しながら具体的に説明する。
【００２２】
図１は本実施の形態のフラッシュメモリ混載マイコンの検査方法を示すフローチャート図である。図１において、Ｔｐ１は拡散工程の終了時にフラッシュメモリ部に対する閾値テストで正常な閾値レベルにならず閾値が異常に高いメモリセルを選別する閾値選別（ＶＴ選別）工程、Ｔｐ３、Ｔｐ５はフラッシュメモリ部の全メモリセルに対する書き込みテスト工程、Ｔｐ４はフラッシュメモリ部の全メモリセルに対する消去テスト工程、Ｔｐ６は検査対象ウエハーをベーク炉で一定時間および一定温度でベーキングするべーク工程、Ｔｐ７はべーク工程Ｔｐ６のベーキングによりメモリセルの閾値が許容値以上変化したチップの選別とマイコン部の動作テストを実施するＶＴ選別およびマイコン部テスト工程であり、以上の工程Ｔｐ１〜Ｔｐ７まではウエハー形態でテストが実施されるウエハーテスト工程である。
【００２３】
また、Ｔｐ８は組み立て工程、Ｔｐ９、Ｔｐ１１はフラッシュメモリ部の全メモリセルに対する消去テスト工程、Ｔｐ１０はフラッシュメモリ部の全メモリセルに対する書き込みテスト工程、Ｔｐ１２はマイコン部に対するバーインとフラッシュメモリ部の全メモリセルのコントロールゲートに対して高電圧の一定時間印加とを同時に行なうゲートストレス印加およびバーイン工程、Ｔｐ１３はバーイン工程Ｔｐ１２のバーインにより正常動作しなくなったチップの選別とフラッシュメモリをアクセスしながら動作するマイコン部の動作速度をテストするバーイン選別および動作速度テスト工程であり、以上の工程Ｔｐ９〜Ｔｐ１３までは組立品形態でテストが実施される組立品テスト工程である。
【００２４】
以上の工程のうち、ＶＴ選別工程Ｔｐ１は、拡散工程における注入工程やエッチング工程等でメモリセルのフローティングゲートがチャージアップして、閾値が異常に高くなっているメモリセル（チャージアップダメージを受けたと判断する）を含むチップを異常品として選別する。このチャージアップダメージは、チャージゲインモードやチャージロスモードの発生要因となるからである。
【００２５】
また、べーク工程Ｔｐ６とＶＴ選別およびマイコン部テスト工程Ｔｐ７のうちのＶＴ選別工程は、メモリセルを構成するトンネル酸化膜やフローティングゲートとコントロールゲート間のＯＮＯ膜などの欠陥等によるチャージロス（フローティングゲートから電子が放出される）モードの不良品を選別するために、メモリセルを書き込んでおいて（フローティングゲートに電子を注入しておいて）一定時間および一定温度でベーキングした後に、メモリセルの閾値をテストして、その閾値が許容値以上に下降している場合は不良として選別する。
【００２６】
また、ゲートストレス印加およびバーイン工程Ｔｐ１２のうちのバーイン工程とバーイン選別および動作速度テスト工程Ｔｐ１３のうちのバーイン選別工程は、バーイン工程でマイコン部を高温および高電源電圧下で加速動作させ、ＭＯＳトランジスタの酸化膜欠陥等によるデバイス初期不良を発生させ、正常動作しなくなったチップを不良品としてバーイン選別工程で選別する。
【００２７】
また、ゲートストレス印加およびバーイン工程Ｔｐ１２のうちのゲートストレス印加工程とバーイン選別および動作速度テスト工程Ｔｐ１３のうちの動作速度テスト工程は、メモリセルを構成するトンネル酸化膜の欠陥などによるチャージゲイン（フローティングゲートに電子が注入される）モードに起因する動作速度不良品を選別するために、メモリセルを消去しておいてゲートストレス印加工程でフラッシュメモリ部の全メモリセルのコントロールゲートに対して高電圧を一定時間印加した後に、動作速度テスト工程でフラッシュメモリ部のメモリセルをアクセスしながら動作するマイコン動作の速度試験を行い、その動作速度が許容範囲外の場合は不良として選別する。
【００２８】
ゲートストレス印加およびバーイン工程Ｔｐ１２のうちのゲートストレス印加工程で、製品動作保証期間以上のストレスを全メモリセルのコントロールゲートに対して印加することにより、消去されたメモリセルの閾値がチャージゲインモードで上昇してメモリセルトランジスタの電流能力が低下し、そのメモリセルデータの読み出しアクセス時間が遅くなって、フラッシュメモリをアクセスしながら動作するマイコンの動作速度も遅くなる。ここでゲートストレス印加工程の直後は製品動作保証期間における経過時と同等と見なせるので、この時に動作速度テストを行い、動作速度が許容範囲内のチップは製品動作保証期間の全期間において動作速度が保証される。ここで、バーイン工程とゲートストレス印加工程は工程Ｔｐ１２で１つの工程として同時に実施しているので、従来独立していたゲートストレス印加工程分の工程短縮が図られている。
【００２９】
この工程Ｔｐ１２において、ゲートストレス印加工程とバーイン工程を同時に行うために、本実施の形態のフラッシュメモリ混載マイコンは、組立品テスト工程で、フラッシュメモリ部の全メモリセルのゲートに電圧印加するためのゲートストレス印加工程と、マイコン部に対してバーインするためのバーイン工程とを、１つの工程として同時に実施することを可能とするように構成している。
【００３０】
以上により、製造工程全体の工程数を減少して生産時間を短縮することができるとともに、紫外線消去が不可状態の場合に対しても不良となったメモリセルを確実に選別して検査精度を向上することができ、さらに製品動作保証期間の全期間にわたって動作速度を保証することができる。
【００３１】
【発明の効果】
以上のように本発明によれば、拡散工程では紫外線消去工程およびアニール工程を実施しない状態でウエハーテスト工程で閾値選別工程を実施することにより、拡散工程でチャージアップダメージをうけて閾値が異常に高くなったメモリセルを含む不良チップの選別を可能とし、かつ拡散工程での工程数を減少することができる。
【００３４】
以上のため、製造工程全体の工程数を減少して生産時間を短縮することができるとともに、紫外線消去が不可状態の場合に対しても不良となったメモリセルを確実に選別して検査精度を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のフラッシュメモリ混載マイコンの検査方法を示すフローチャート図
【図２】従来のフラッシュメモリ混載マイコンの検査方法を示すフローチャート図
【符号の説明】
Ｄ１ 紫外線消去（ＵＶ消去）工程
Ｔｃ１、Ｔｐ１ 閾値選別（ＶＴ選別）工程
Ｔｃ２ ゲートストレス印加及び閾値選別（ＶＴ選別）工程
Ｔｃ３、Ｔｐ３ 書き込みテスト工程
Ｔｃ４、Ｔｐ４ 消去テスト工程
Ｔｃ５、Ｔｐ５ 書き込みテスト工程
Ｔｃ６、Ｔｐ６ ウエハーベーキング（べーク）工程
Ｔｃ７、Ｔｐ７ 閾値選別（ＶＴ選別）及びマイコン部テスト工程
Ｔｃ８、Ｔｐ８ 組み立て工程
Ｔｃ９、Ｔｐ９ 消去テスト工程
Ｔｃ１０、Ｔｐ１０ 書き込みテスト工程
Ｔｃ１１、Ｔｐ１１ 消去テスト工程
Ｔｃ１２ バーイン工程
Ｔｐ１２ ゲートストレス印加及びバーイン工程
Ｔｃ１３、Ｔｐ１３ バーイン選別及び動作速度テスト工程
Claims (1)
- 製造工程として少なくとも拡散工程とウエハーテスト工程と組立品テスト工程とを経て製造され、マイコン部にフラッシュメモリ部が付加されて混載されたフラッシュメモリ混載マイコンの検査方法であって、
前記拡散工程では前記フラッシュメモリ部に対してその全メモリセルの閾値を揃えるための紫外線消去工程を実施せず、かつアニール工程も実施しない状態で、前記ウエハーテスト工程で前記全メモリセルの閾値を検査して選別するための閾値選別工程を実施する
ことを特徴とするフラッシュメモリ混載マイコンの検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02942499A JP3945930B2 (ja) | 1999-02-08 | 1999-02-08 | フラッシュメモリ混載マイコンの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02942499A JP3945930B2 (ja) | 1999-02-08 | 1999-02-08 | フラッシュメモリ混載マイコンの検査方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006168217A Division JP2006317459A (ja) | 2006-06-19 | 2006-06-19 | フラッシュメモリ混載マイコン及びその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000228429A JP2000228429A (ja) | 2000-08-15 |
| JP3945930B2 true JP3945930B2 (ja) | 2007-07-18 |
Family
ID=12275763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02942499A Expired - Fee Related JP3945930B2 (ja) | 1999-02-08 | 1999-02-08 | フラッシュメモリ混載マイコンの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3945930B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4908843B2 (ja) * | 2005-12-22 | 2012-04-04 | ラピスセミコンダクタ株式会社 | データ消去方法及び不揮発性半導体記憶装置の製造方法 |
-
1999
- 1999-02-08 JP JP02942499A patent/JP3945930B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000228429A (ja) | 2000-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6219280B1 (en) | Nonvolatile semiconductor memory device and erase verify method therefor | |
| US7567472B2 (en) | Memory block testing | |
| EP0935256B1 (en) | Test method for writable nonvolatile semiconductor memory device | |
| US6091652A (en) | Testing semiconductor devices for data retention | |
| US7050344B1 (en) | Failure test method for split gate flash memory | |
| US7272058B2 (en) | Nonvolatile semiconductor memory device having redundant relief technique | |
| US8995202B2 (en) | Test flow to detect a latent leaky bit of a non-volatile memory | |
| US4963825A (en) | Method of screening EPROM-related devices for endurance failure | |
| US6483747B2 (en) | Method for protecting an over-erasure of redundant memory cells during test for high-density nonvolatile memory semiconductor devices | |
| JP4051055B2 (ja) | 不揮発性メモリの消去パルス設定方法及び消去不良スクリーニング方法 | |
| JP3945930B2 (ja) | フラッシュメモリ混載マイコンの検査方法 | |
| US20060291308A1 (en) | Test method and test program for semiconductor storage device, and semiconductor storage device | |
| KR100596330B1 (ko) | 플래쉬 메모리의 사이클링 불량을 검출하는 방법 및 그 장치 | |
| JP2006317459A (ja) | フラッシュメモリ混載マイコン及びその検査方法 | |
| US9129710B1 (en) | Dynamic trim method for non volatile memory products | |
| JPH11354601A (ja) | 半導体装置の試験方法および半導体装置の製造方法 | |
| JP2006127582A (ja) | 半導体装置の製造方法 | |
| KR20010065151A (ko) | 플래쉬 메모리 소자의 프로그램 방법 | |
| JP2000222892A (ja) | 半導体記憶装置のしきい値制御方法およびスクリーニング方法 | |
| US6808945B1 (en) | Method and system for testing tunnel oxide on a memory-related structure | |
| KR100358059B1 (ko) | 플래쉬 메모리 소자의 테스트 방법 | |
| CN113838518B (zh) | 闪存的可靠性测试方法及计算机可读存储介质 | |
| US11342030B1 (en) | Erase voltage compensation mechanism for group erase mode with bit line leakage detection method | |
| KR20010065142A (ko) | 플래쉬 메모리 소자의 소거 방법 | |
| KR20030001607A (ko) | 플래쉬 메모리 소자의 테스트 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060619 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070410 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110420 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120420 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |