JP2006127582A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 スクリーニングテストにおいて、リテンション不良の不揮発性メモリセルを効率よく検出し、半導体装置の信頼性を向上させる。
【解決手段】 プローブテストにおいて、メモリセルを故意に過消去状態にし(ステップS201)、メモリセル周辺に過剰に電子が存在する状態にする。その後、チェッカパターンを通常の書き込みレベルよりも浅い書き込みレベルで書き込みする(ステップS202)。続いて、書き込んだチェッカパターンの読み出を行い、半導体装置の良/不良の判定を行う(ステップS203)。再びメモリセルを過消去状態にした後(ステップS204)、ステップS202で書き込んだ反転データを浅い書き込みレベルで書き込んだ後(ステップS205)、ステップS205で書き込んだチェッカパターンの読み出しテストを行い、良/不良を判定する(ステップS205)。
【選択図】 図2
【解決手段】 プローブテストにおいて、メモリセルを故意に過消去状態にし(ステップS201)、メモリセル周辺に過剰に電子が存在する状態にする。その後、チェッカパターンを通常の書き込みレベルよりも浅い書き込みレベルで書き込みする(ステップS202)。続いて、書き込んだチェッカパターンの読み出を行い、半導体装置の良/不良の判定を行う(ステップS203)。再びメモリセルを過消去状態にした後(ステップS204)、ステップS202で書き込んだ反転データを浅い書き込みレベルで書き込んだ後(ステップS205)、ステップS205で書き込んだチェッカパターンの読み出しテストを行い、良/不良を判定する(ステップS205)。
【選択図】 図2
Description
本発明は、半導体装置の製造技術に関し、特に、不揮発性半導体メモリにおけるスクリーニングに適用して有効な技術に関するものである。
近年、電子システムの高性能化、小型化などに伴い、制御用のプログラムやデータの書き換えが容易なフラッシュメモリなどの不揮発性メモリを内蔵した半導体装置に対するニーズも高まっている。
このような半導体装置においては、スクリーニングテストにより、不揮発性メモリなどが有する潜在欠陥を除去しており、該半導体装置のスクリーニングテストの1つとして、不揮発性メモリの消去テストが広く行われている。
不揮発性メモリの消去テストにおいては、たとえば、該不揮発性メモリの追加消去を行うことによって消去時のストレスを強くし、過消去ビットを検出するものがある(たとえば、特許文献1参照)。
この場合、消去テスト工程において、まず、フラッシュメモリに消去用の信号を入力して一括消去を行い、続いて、フラッシュメモリに消去用の信号を再入力して一括消去を行う。
その後、いわゆるカラムビットテストを行い、続いてブランクチェックテスト(読み出しテスト)によって消去不良を検出し、PASS/FAILを判定している。
特開平06−196000号公報
ところが、上記のような半導体装置におけるスクリーニング技術では、次のような問題点があることが本発明者により見い出された。
すなわち、前述したスクーリングテストによる消去テストでは、通常の消去電圧によって不揮発性メモリを消去しているので、メモリセルのしきい値電圧が高くならいために残留電子が少ない状態となり、残留電子のデトラップによるリテンション不良を検出することが困難となっている。
また、スクリーニングの効率を上げるために、消去動作、および書き込み動作を連続して行っており、書き込み後の放置時間もないために、残留電子のデトラップによるリテンション不良を検出することをより困難としている。
以下、スクリーニングテストで検出することが困難であると思われるメモリセルの不良モード例について説明する。
図5は、消去時における不揮発性メモリのメモリセルSの電子の状態を示した説明図、図6は、書き込み時における不揮発性メモリのメモリセルSの電子の状態を示した説明図、図7は、書き込み後放置した際の不揮発性メモリにおけるメモリセルSの電子の状態を示した説明図である。
メモリセルSは、たとえば、図5に示すように、半導体基板上に分離領域50、およびP−WELL51が形成されており、該P−WELL51上にソース52、ドレイン53からなる拡散層が形成されている。
そして、ソース52とドレイン53との間に挟まれたP−WELL51の上方には、絶縁酸化膜を介してフローティングゲート54、およびコントロールゲート55がスタックド構造に構成されている。
フローティングゲート54は、導体性の電荷蓄積層であり、該フローティングゲート54に電荷を注入し、または引き抜くことでしきい値電圧を変化させ、しきい値電圧に対応して記録するデータを電気的に書き換え可能であり、データを書き換えるために書き込み/消去を行う。
ここで、スタックド構造のメモリセルSにおいて想定される不良モードについて説明する。
消去時には、図5に示すように、P−WELL51側から電荷Qを引き抜く。その際、いわゆる過剰消去時においては、フローティングゲート54へ電子を注入(図5、(1))、フローティングゲート54とコントロールゲート55との間に形成された絶縁酸化膜での電子のトラップ(図5、(2))、またはP−WELL51とフローティングゲート54との間に形成された絶縁酸化膜での電子のトラップ(図5、(3))などの残留電子のデトラップが考えられる。
このような状態で書き込みを行った場合、FNトンネル現象にて電流が引き抜かれるが、その他の電子は、図6に示すように残留してしまう恐れがある。その書き込み後に放置した際には、図6に示すように、ストレスなどによって残留電子が再注入され、メモリセルSのしきい値電圧が上昇し、リテンション不良が発生してしまう恐れがある。
また、異物などの影響によって、図8に示すように、メモリセルSを形成するトランジスタのチャネル領域CAに形状異常Erが発生すると、チャネル領域CAで電界集中が発生して抵抗となって充分な電流が流れず、該メモリセルSのソース−ドレイン間電流(メモリ電流)Idsの特性が劣化してしまう場合がある。
このような状態で書き込みなどを行うと、過剰書き込みとなり、書き込み済みビットへのディスターブストレスがかかり、メモリセルSのしきい値電圧が上昇し、さらにメモリセル電流が劣化しているためにリード特性も悪化し、リテンション不良に至ってしまう可能性がある。
本発明の目的は、スクリーニングテストにおいて、リテンション不良の不揮発性メモリセルを効率よく検出し、半導体装置の信頼性を向上させることのできるテスト技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、複数の不揮発性メモリセルを有するメモリアレイを備えた半導体装置の製造方法であって、通常の消去ベリファイ電圧である第1の消去ベリファイ電圧よりも高い第2の消去ベリファイ電圧によって消去ベリファイを行い、不揮発性メモリセルの情報を消去する第1の消去テスト工程と、該第1の消去テスト工程で消去された不揮発性メモリセルを、通常の書き込みベリファイ電圧である第1の書き込み電圧よりも低い電圧の第2の書き込みベリファイ電圧によって書き込みベリファイを行い、不揮発性メモリセルに第1のテストデータを書き込む第1の書き込みテスト工程と、該第1の書き込みテスト工程で不揮発性メモリセルに書き込まれた第1の書き込みデータを読み出し、半導体装置の良品/不良品を判定する第1の読み出しテスト工程とを有するものである。
また、本願のその他の発明の概要を簡単に示す。
本発明は、前記第1のテストデータが、不揮発性メモリセルのメモリフィジカルマップ上において、’0’と’1’とが交互に配置された状態のデータよりなるものである。
また、本発明は、複数の不揮発性メモリセルを有するメモリアレイを備えた半導体装置の製造方法であって、通常の消去ベリファイ電圧である第1の消去ベリファイ電圧よりも高い第2の消去ベリファイ電圧によって消去ベリファイを行い、不揮発性メモリセルの情報を消去する第1の消去テスト工程と、該第1の消去テスト工程で消去された不揮発性メモリセルを、通常の書き込みベリファイ電圧である第1の書き込み電圧よりも低い電圧の第2の書き込みベリファイ電圧によって書き込みベリファイを行い、不揮発性メモリセルに第1のテストデータを書き込む第1の書き込みスト工程と、該第1の書き込みテスト工程で不揮発性メモリセルに書き込まれた第1の書き込みデータを読み出し、半導体装置の良品/不良品を判定する第1の読み出しテスト工程と、第1の消去ベリファイ電圧よりも高い電圧の第2の消去ベリファイ電圧によって消去ベリファイを行い、不揮発性メモリセルの情報を消去する第2の消去テスト工程と、該第2の消去テスト工程で消去された不揮発性メモリセルを、第1の書き込み電圧よりも低い電圧の第2の書き込みベリファイ電圧によって書き込みベリファイを行い、不揮発性メモリセルに第2のテストデータを書き込む第2の書き込みテスト工程と、該第2の書き込みテスト工程で不揮発性メモリセルに書き込まれた第2の書き込みデータを読み出し、半導体装置の良品/不良品を判定する第2の読み出しテスト工程とを有するものである。
さらに、本発明は、前記第1のテストデータが、不揮発性メモリセルのメモリフィジカルマップ上において、’0’と’1’とが交互に配置された状態のデータであり、前記第2のテストデータが、該第1のテストデータの反転データよりなるものである。
また、本発明は、前記第1の読み出しテスト工程の後に、半導体装置を任意の時間加熱して不揮発性メモリセルに熱ストレスを加えるベークを行うものである。
さらに、本発明は、前記第2の読み出しテスト工程の後に半導体装置を任意の時間加熱して不揮発性メモリセルに熱ストレスを加えるベークを行うものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
(1)残留電子のデトラップなどによる不揮発性メモリセルのしきい値電圧の上昇や、該不揮発性メモリセルのソース−ドレイン間電流の異常などを効率よく検出することができる。
(2)上記(1)により、不揮発性メモリセルのリテンション不良などを防止することができ、半導体装置の信頼性を大幅に向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図1は、本発明の一実施の形態によるスクリーニングテストにおける処理の一例を示すフローチャート、図2は、図1のスクリーニングテストにおけるプローブテストの処理例を示したフローチャート、図3は、図2のプローブテストにおけるフラッシュメモリの書き込み/消去動作におけるメモリセルのしきい値電圧の分布を示した説明図、図4は、図1のプローブテストにおいてフラッシュメモリに書き込まれるチェッカパターンのフィジカルマップを示した説明図である。
本実施の形態において、図1は、たとえば、フラッシュメモリなどに例示される不揮発性メモリを内蔵した半導体装置のスクリーニング手順を示したものである。
スクリーニングは、図示するように、まず、プローブテストが行われた後(ステップS101)、ウエハベークが行われる。(ステップS102)。
ステップS101のプローブテストは、半導体ウエハに形成された半導体チップにおけるフラッシュメモリの書き込み、消去、読み出し、ディスターブ、および電源などの各種テストを高温(たとえば、約110℃程度)環境下で行い、該フラッシュメモリの初期故障を取り除くテストである。
また、ウエハベークは、ステップS101のプローブテストでフラッシュメモリを消去状態にした半導体ウエハを一定時間加熱(たとえば、約250℃程度で約8時間)し、フラッシュメモリのメモリセル(不揮発性メモリセル)に熱ストレスを加え、リテンション不良を抽出する。リテンション不良の判定は、次工程(ステップS103)で行われることになる。
そして、ステップS102のウエハベークの終了後、プローブテストを行い(ステップS103)、再びウエハベーク(ステップS104)、ならびにプローブテストを順次行う(ステップS105)。
ステップS103のプローブテストは、常温において、フラッシュメモリの書き込み、消去、および読み出しのテストをそれぞれ行い、該フラッシュメモリの温度特性不良を取り除くテストである。本発明では、このプローブテストにおいて、図5〜図7の想定される不良モードに示した残留電子のデトラップによるフラッシュメモリのリテンション不良を容易に検出する。
ステップS104のウエハベークは、ステップS103のプローブテストでフラッシュメモリを書き込み状態にした半導体ウエハを一定時間加熱(たとえば、約250℃程度で約2時間)し、フラッシュメモリのメモリセルに熱ストレスを加え、リテンション不良を抽出する。
ステップS105のプローブテストは、半導体装置のロジック部におけるテストであり、主にロジック部の動作確認(フラッシュメモリは読み出しのみ)を高温(たとえば、約125℃程度)環境下で行い、ロジック部の初期故障を取り除く。
ステップS105のプローブテストが終了すると、半導体ウエハを個々の半導体チップにダイシングにより個片化し、半導体装置が組み立てられる。そして、組み立てられた半導体装置の低温選別テスト(ステップS106)、エージング(ステップS107)がそれぞれ行う。
その後、ファンクションテストが行われ(ステップS108)、続いて、ベーク(ステップS109)、ファンクションテストが順次行われる(ステップS110)。
低温選別テストは、組み立てられた半導体装置、主にロジック部(フラッシュメモリは読み出しのみ)の動作確認を低温(たとえば、約−40℃程度)環境下で行い、低温不良を取り除く。エージングは、高温(たとえば、約125℃程度で約16時間)、高電圧環境下において、半導体装置にストレスを加え、劣化不良を抽出する。
ステップS108のファンクションテストは、常温により、フラッシュメモリの電気的特性テストを行い、ステップS107のエージングによって抽出された該フラッシュメモリの劣化不良、および組み立て不良などを取り除く。
ベークは、ステップS108のファンクションテストでフラッシュメモリが消去状態にされた半導体装置を一定時間加熱(たとえば、約140℃程度で約24時間)し、メモリセルに熱ストレスを加えることによってリテンション不良を抽出する。
ステップS110のファンクションテストは、常温環境下で半導体装置のロジック部における動作確認(フラッシュメモリは読み出しのみ)を行い、該ロジック部の劣化性不良や組み立て不良などを取り除く。
次に、本実施の形態におけるスクリーニングにおけるプローブテスト(図1、ステップS103)の処理について詳細に説明する。
図2は、プローブテスト(図1、ステップS103)の処理を示したフローチャートであり、図3は、フラッシュメモリのメモリセルにおけるしきい値電圧Vthの分布を示した説明図である。
まず、消去テスト(第1の消去テスト工程)において、フラッシュメモリのメモリセルを、図3の状態Dに示すように、故意に過消去させて、過消去状態にする(ステップS201)。これによって、メモリセル周辺に過剰に電子が存在する状態(書き込み後、デトラップが生じやすい状態)にする。
このステップS201における過消去状態では、たとえば、メモリセルのベリファイ電圧(第2の消去ベリファイ電圧)が約9.0v程度であり、該メモリセルのしきい値電圧Vthは、下限が約9.0V程度で、約10V程度を中心に分布する。
その後、書き込みテスト(第1の書き込みテスト工程)を行う(ステップS202)。この場合、書き込みは、たとえば、チェッカパターン(第1のテストデータ)CPのデータを書き込む。チェッカパターンCPは、図4に示すように、メモリフィジカルマップ上において、’0’と’1’とが交互に配置された状態のデータである。
このステップS202における書き込みは、図3の状態Aに示すような通常の書き込みレベルよりも故意に浅い書き込みレベル(ソフトライト)で書き込みを行う。
通常の書き込みレベルは、ベリファイ電圧(第1の書き込みベリファイ電圧)が約2.3v程度であり、メモリセルのしきい値電圧Vthが上限約2.3V程度で、約2.1V程度を中心に分布する。
また、浅い書き込みレベルは、図3の状態Bに示すように、ベリファイ電圧(第2の書き込みベリファイ電圧)が2.8v程度であり、メモリセルのしきい値電圧Vthは上限約2.8V程度で、約2.6v程度を中心に分布する。
これにより、メモリセルのソース−ドレイン間電流Idsが流れにくい状態になり、メモリセルのソース−ドレイン間電流Ids異常を有するサンプルをスクリーニングし易くする。
その後、読み出しテスト(第1の読み出しテスト工程)において、ステップS202において書き込んだチェッカパターンCPの読み出しテストを行い、不良がある場合には、不良となった半導体チップをフェイル判定する(ステップS203)。
その後、消去テスト(第2の消去テスト工程)において、再びフラッシュメモリのメモリセルを過消去して過消去状態(図3の状態D)にし(ステップS204)、メモリセル周辺に過剰に電子が存在する状態にする。
続いて、フラッシュメモリの書き込みテスト(第2の書き込みテスト工程)を行う(ステップS205)。ステップS205においても、チェッカパターン(第2のテストデータ)のデータを書き込むが、この場合、ステップS202において書き込んだチェッカパターンCPの反転データが書き込まれることになる。
ここでも、ステップS202と同様に、通常の書き込みレベルよりも故意に浅い書き込みレベル(図3の状態B)で書き込みが行われる。これにより、メモリセルのソース−ドレイン間電流Ids異常を有するサンプルをスクリーニングし易くする。
そして、読み出しテスト(第2の読み出しテスト工程)において、ステップS205において書き込んだチェッカパターンの読み出しテストを行い、デトラップが生じ、メモリセルのしきい値電圧Vthが上昇している、あるいはメモリセルのソース−ドレイン間電流Idsに異常の見られるなどの不良がある場合には、それら不良となったフラッシュメモリを有する半導体チップをフェイル判定する(ステップS206)。
また、ステップS203、およびステップS205の処理の前に、半導体ウエハを高温下(たとえば、約250℃程度)において一定時間(2時間程度)加熱する工程を加えるようにしてもよい。
このように、フラッシュメモリのメモリセルに熱ストレスを加えることによって、リテンション不良をより効率よく抽出することが可能となる。
それにより、本実施の形態によれば、残留電子のデトラップによるメモリセルのしきい値電圧Vthの上昇や、メモリセルのソース−ドレイン間電流Idsの異常などを効率よく検出することができるので、フラッシュメモリのリテンション不良などを防止することが可能となり、半導体装置の信頼性を大幅に向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態では、フラッシュメモリのメモリセルが、スタックド構造である場合について記載したが、本発明のテスト技術は、メモリセルの構造にかかわらず適用することが可能であり、たとえば、MONOS(Metal Oxide Nitride Oxide Semiconductor)型などに代表されるフローティングゲートに電荷をためる構造のメモリセルであっても適用することができる。
本発明の半導体装置の製造方法は、プローブテストにおける半導体装置の不良判別技術に適している。
50 分離領域
51 P−WELL
52 ソース
53 ドレイン
54 フローティングゲート
55 コントロールゲート
56 チャネル領域
57 形状異常
S メモリセル
51 P−WELL
52 ソース
53 ドレイン
54 フローティングゲート
55 コントロールゲート
56 チャネル領域
57 形状異常
S メモリセル
Claims (6)
- 複数の不揮発性メモリセルを有するメモリアレイを備えた半導体装置の製造方法であって、
通常の消去ベリファイ電圧である第1の消去ベリファイ電圧よりも高い第2の消去ベリファイ電圧によって消去ベリファイを行い、前記不揮発性メモリセルの情報を消去する第1の消去テスト工程と、
前記第1の消去テスト工程で消去された前記不揮発性メモリセルを、通常の書き込みベリファイ電圧である第1の書き込み電圧よりも低い電圧の第2の書き込みベリファイ電圧によって書き込みベリファイを行い、前記不揮発性メモリセルに第1のテストデータを書き込む第1の書き込みテスト工程と、
前記第1の書き込みテスト工程で前記不揮発性メモリセルに書き込まれた前記第1の書き込みデータを読み出し、前記半導体装置の良品/不良品を判定する第1の読み出しテスト工程とを有することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1のテストデータは、前記不揮発性メモリセルのメモリフィジカルマップ上において、’0’と’1’とが交互に配置された状態のデータであることを特徴とする半導体装置の製造方法。 - 複数の不揮発性メモリセルを有するメモリセルアレイを備えた半導体装置の製造方法であって、
通常の消去ベリファイ電圧である第1の消去ベリファイ電圧よりも高い第2の消去ベリファイ電圧によって消去ベリファイを行い、前記不揮発性メモリセルの情報を消去する第1の消去テスト工程と、
前記第1の消去テスト工程で消去された前記不揮発性メモリセルを、通常の書き込みベリファイ電圧である第1の書き込み電圧よりも低い電圧の第2の書き込みベリファイ電圧によって書き込みベリファイを行い、前記不揮発性メモリセルに第1のテストデータを書き込む第1の書き込みテスト工程と、
前記第1の書き込みテスト工程で前記不揮発性メモリセルに書き込まれた前記第1の書き込みデータを読み出し、前記半導体装置の良品/不良品を判定する第1の読み出しテスト工程と、
前記第1の消去ベリファイ電圧よりも高い前記第2の消去ベリファイ電圧によって消去ベリファイを行い、前記不揮発性メモリセルの情報を消去する第2の消去テスト工程と、
前記第2の消去テスト工程で消去された前記不揮発性メモリセルを、前記第1の書き込み電圧よりも低い電圧の前記第2の書き込みベリファイ電圧によって書き込みベリファイを行い、前記不揮発性メモリセルに第2のテストデータを書き込む第2の書き込みテスト工程と、
前記第2の書き込みテスト工程で前記不揮発性メモリセルに書き込まれた前記第2の書き込みデータを読み出し、前記半導体装置の良品/不良品を判定する第2の読み出しテスト工程とを有することを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記第1のテストデータは、前記不揮発性メモリセルのメモリフィジカルマップ上において、’0’と’1’とが交互に配置された状態のデータであり、前記第2のテストデータは、前記第1のテストデータの反転データであることを特徴とする半導体装置の製造方法。 - 請求項1〜4のいずれか1項に記載の半導体装置の製造方法において、
前記第1の読み出しテスト工程の後、前記半導体装置を任意の時間加熱して前記不揮発性メモリセルに熱ストレスを加えるベークを行うことを特徴とする半導体装置の製造方法。 - 請求項3または4記載の半導体装置の製造方法において、
前記第2の読み出しテスト工程の後、前記半導体装置を任意の時間加熱して前記不揮発性メモリセルに熱ストレスを加えるベークを行うことを特徴とする半導体装置の製造方法。
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