KR20060008589A - 플래시 메모리를 위한 선택적 소거 방법 - Google Patents

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Abstract

여기에 개시된 플래시 메모리를 위한 선택적 소거 방법은, 소거된 임의의 워드 라인에 연결된 메모리 셀들의 문턱 전압이 소정의 소거 문턱 전압 보다 작으면, 해당 워드 라인에 연결된 메모리 셀들에 대한 소거는 더 이상 수행하지 않고, 나머지 셀들에 대해서만 소거를 수행한다. 이와 같은 각 워드라인에 대한 선택적 소거는 모든 워드라인에 연결된 메모리 셀들의 문턱 전압이 소거 문턱 전압 보다 작아질 때까지 반복적으로 수행된다.

Description

플래시 메모리를 위한 선택적 소거 방법{SELECTIVE ERASE METHOD FOR FLASH MEMORY}
도 1은 일반적인 NOR형 플래시 메모리 셀의 단면도;
도 2는 NOR형 플래시 메모리 소자의 일반적인 소거 방법을 보여주는 흐름도; 및
도 3은 본 발명의 바람직한 실시예에 따른 NOR형 플래시 메모리 소자의 선택적 소거 방법을 보여주는 흐름도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : NOR형 플래시 메모리 셀 13 : 소오스
14 : 드레인 영역들 15, 17 : 절연막
16 : 플로팅 게이트 18 : 컨트롤 게이트
19 : P형 반도체 기판
본 발명은 불휘발성 메모리 장치의 소거 방법에 관한 것으로, 좀 더 구체적으로는 소거 문턱 전압의 산포를 개선시킬 수 있는 불휘발성 메모리 장치의 소거 방법에 관한 것이다.
불휘발성 메모리 장치는 드라이브 전원이 인가되지 않아도 셀에 기록된 데이터가 소멸되지 않고 남아있다. 불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.
도 1은 일반적인 NOR형 플래시 메모리 셀(10)의 단면도이다.
도 1을 참조하면, 전기적으로 프로그램 및 소거가 가능한 NOR형 플래시 메모리 셀(10)은, 소오스 및 드레인 영역들(13, 14), 절연막(15, 17), 플로팅 게이트(16), 컨트롤 게이트(18), 및 P형 반도체 기판(또는, 벌크(bulk) ; 19)으로 구성된다. 소오스 및 드레인 영역들(13, 14)은 반도체 기판(19) 상에 형성된다. 플로팅 게이트(16)는 약 100Å의 두께를 갖는 얇은 절연막(15)을 사이에 두고 소오스 및 드레인 영역들(13, 14)의 채널 영역에 형성된다. 컨트롤 게이트(18)는 절연막(17)을 사이에 두고 플로팅 게이트(16) 상부에 형성된다. 그리고, 상기 컨트롤 게이트(18)는 워드라인에 연결된다.
복수 개의 행(row, 즉 워드라인)과 열(column, 즉 비트 라인)로 배열된 NOR 플래시 메모리의 셀 어레이는(cell array)는 복수 개의 뱅크(bank)로 구성된다. 각각의 뱅크는 복수 개의 섹터(sector)로 구성되며, 각각의 섹터는 복수개의 메모리 셀(memory cell)로 구성된다. 일반적으로, NOR 플래시 메모리의 소거(erase) 동작은 약 1024 개의 워드 라인으로 구성된 섹터 단위로 수행되고, 프로그램(program)은 워드(word) 단위(또는, 바이트(byte) 단위)로 수행된다.
임의의 섹터에 존재하는 플래시 메모리 셀들은 F-N 터널링(Fowler-Nordheim tunneling) 방식에 의해 동시에 소거된다. F-N 터널링 방식에 따르면, 약 -10V의 음의 고전압이 컨트롤 게이트(18)로 인가되고, F-N 터널링을 발생시키기에 적당한 5 내지 10V의 양의 전압이 반도체 기판(19)에 인가된다. 이 때, 소오스 및 드레인 영역들(13, 14)은 플로팅 상태를 유지하게 된다. 이 같은 바이어스 조건에 따른 소거 스킴을 NGBE(Negative Gate and Bulk Erase) 동작이라 칭한다. 이러한 바이어스 조건 하에서 컨트롤 게이트(18)와 반도체 기판(19) 사이에 약 6 내지 7MV/cm의 강한 전계가 형성되고, 이로 인해 F-N 터널링이 발생하게 된다. 그 결과, 플로팅 게이트(16)에 축적된 음(-)의 전하들이 절연막(15)을 통해 소오스 영역(13)으로 방출되고, 플래시 메모리 셀(10)의 문턱 전압은 낮아지게 된다.
도 2는 NOR형 플래시 메모리 소자의 일반적인 소거 방법을 보여주는 흐름도이다.
도 2를 참조하면, NOR형 플래시 메모리 소자의 소거 동작은, 프리-프로그램(pre-program) 및 검증(verify)을 수행하는 단계(110 단계), 섹터 단위의 메인 소거 및 검증을 수행하는 단계(120 단계), 그리고 포스트-프로그램(post-program) 및 검증을 수행하는 단계(160 단계)로 구성된다.
110 단계에서는, 메인 소거시 메모리 셀이 과도하게 소거되는 것을 방지하기 위해, 메모리 셀에게 정상적인 프로그램 동작과 동일한 바이어스를 인가하여 프리-프로그램을 수행한다. 프리-프로그램이 수행되고 나면, 프리-프로그램에 대한 검증이 수행된다. 검증 결과, 선택된 메모리 셀의 상태가 프로그램 상태가 아니면, 선 택된 메모리 셀이 프로그램 상태가 될 때까지 프로그램 동작이 반복적으로 수행된다.
이어서, 120 단계에서는, 섹터에 속한 모든 메모리 셀들이 온-셀 상태를 갖도록 메인 소거 동작을 수행한다. 소거 동작이 수행된 후에는 소거에 대한 검증이 수행된다. 검증 결과, 선택된 메모리 셀의 상태가 소거 상태가 아니면, 선택된 메모리 셀이 소거 상태가 될 때까지 소거 동작이 반복적으로 수행된다.
이 경우, 메인 소거시 메모리 셀이 과도하게 소거되는 것을 방지하기 위해 110 단계에서 프리-프로그램이 수행되었음에도 불구하고, 메인 소거가 완전히 수행되고 난 후에는 160 단계에서 포스트-프로그램이 수행된다. 왜냐하면, 각 메모리 셀들이 가지고 있는 소거 속도의 차이로 인해, 메인 소거 동작 후에 과도하게 소거된 메모리 셀들(즉, 목표로 하는 소거 문턱 전압 보다 낮은 레벨의 문턱 전압을 갖는 메모리 셀들)이 존재하기 때문이다.
포스트-프로그램을 수행하기 위해서는, 과도하게 소거된 메모리 셀들의 소오스 및 기판이 접지 된다. 그리고, 컨트롤 게이트로 프로그램 전압(예를 들면, 10V) 보다 낮은 전압(예를 들면, 3V)이 인가되고, 드레인으로 약 5∼6 V의 전압이 인가된다. 이러한 전압 바이어스의 조건으로 인해, 포스트-프로그램에서는 프리-프로그램에 비해 적은 양의 음의 전하들이 플로팅 게이트에 축적된다. 포스트-프로그램이 수행되고 나면, 포스트-프로그램에 대한 검증이 수행된다. 포스트-프로그램에 대한 검증 과정은 프리-프로그램에 대한 검증 과정과 동일하다.
이와 같은 소거 방법에 따르면, 과도하게 소거된 메모리 셀들이 대체로 치유 될 수 있다. 하지만, 메모리 셀들이 과도하게 소거되는 것을 근본적으로 방지하지는 못한다. 왜냐하면, 120 단계에서 수행되는 소거 및 검증 동작은 가장 높은 문턱 전압을 가지는 메모리 셀을 기준으로 하여 수행되기 때문이다. 즉, 종래의 소거 방법에서는 모든 메모리 셀들의 문턱 전압이 소거 상태의 문턱 전압 분포의 최대값까지 내려오도록 소거 동작을 반복적으로 수행한다. 이러한 반복적인 소거 과정에서, 소거 속도가 빠른(즉, 커플링 비(R)가 큰) 메모리 셀은 소거 속도가 느린(즉, 커플링 비(R)가 작은) 메모리 셀에 비해 상대적으로 빠르게 소거가 된다.
소거 속도가 가장 빠른 셀과 가장 느린 셀의 문턱 전압의 차이를 소거 문턱 전압 산포(distribution)라 한다. 소거 속도의 차이가 크면 클수록, 소거 상태에 대응하는 문턱 전압 산포는 더욱 커지게 된다. 소거 문턱 전압 산포가 큰 경우, 가장 느린 셀이 소거되는 시점에서 다수의 셀들의 소거 문턱 전압이 0V 이하로 떨어지게 된다. 이러한 셀들을 과도하게 소거된 셀(Over-Erased Cell)이라 한다. 문턱 전압이 0V 이하로 떨어진 셀은 포스트-프로그램을 통해 다시 0V 이상으로 끌어 올려야 한다. 그러나, 과도하게 소거된 셀들이 많아질수록 과도한 전류가 흐르게 되며, 때에 따라서는 문턱 전압을 0V 이상으로 끌어 올리는 것을 실패 할 수도 있다. 이러한 현상을 과-소거(Over-Erase) 문제라고 한다. 따라서, 고집적 NOR형 플래시 메모리 소자의 개발에 있어서, 소거 상태의 문턱 전압의 산포를 줄이는 기술은 매우 중요하며, 소거 문턱 전압의 산포를 개선 시키기 위한 새로운 개념의 소거 방법이 요구된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 메모리 셀이 과도하게 소거되는 것을 방지할 수 있는 플래시 메모리 셀의 소거 방법을 제공하는데 있다.
본 발명의 다른 목적은, 소거 문턱 전압의 산포를 개선 시킬 수 있는 플래시 메모리 셀의 소거 방법을 제공하는데 있다.
본 발명의 다른 목적은 메모리 셀을 소거하는데 소요되는 전류의 양을 줄일 수 있는 플래시 메모리 셀의 소거 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 프리-프로그램 또는 포스트-프로그램에 대한 필요성을 제거할 수 있는 플래시 메모리 셀의 소거 방법을 제공하는데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리를 위한 선택적 소거 방법은, (a) 행과 열들로 배열된 메모리 셀들에 대한 소거 및 검증 동작을 연속적으로 수행하는 단계; 및 (b) 상기 모든 메모리 셀들의 문턱 전압들이 소거 문턱 전압 보다 낮아질때까지 소거 및 검증 동작을 반복하는 단계를 포함하며, 상기 반복된 소거 동작 동안, 상기 소거 문턱 전압 보다 낮은 문턱 전압을 갖는 메모리 셀들로 구성된 행을 제외한 나머지 행들의 메모리 셀들이 소거되는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리를 위한 선택적 소거 방법은, (a) 행과 열들로 배열된 메모리 셀들을 소거하는 단계; (b) 상기 각 행의 소거된 메모리 셀들의 문턱 전압들이 검출 전압에 도달하였는지의 여부를 검 출하는 단계; (c) 상기 검출 전압 보다 높은 문턱 전압을 갖는 적어도 하나의 메모리 셀을 포함하는 행들의 메모리 셀들을 소거하는 단계; 및 (d) 상기 행들의 메모리 셀들의 문턱 전압들이 모두 상기 검출 전압에 도달할 때 까지 상기 (b) 및 (c) 단계를 반복하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리를 위한 선택적 소거 방법은, 플래시 메모리 셀에 대한 소거 동작시, 소정 워드 라인에 연결된 메모리 셀들의 문턱 전압이 소정의 소거 문턱 전압 보다 작으면, 해당 워드 라인에 연결된 메모리 셀들에 대한 소거는 더 이상 수행하지 않고, 나머지 워드 라인에 연결된 셀들에 대한 소거를 수행한다. 이와 같은 선택적인 소거 동작은 모든 워드 라인의 메모리 셀들의 문턱 전압이 소거 문턱 전압 보다 작아질 때까지 반복적으로 수행된다.
도 3은 본 발명의 바람직한 실시예에 따른 NOR형 플래시 메모리 소자의 선택적 소거 방법을 보여주는 흐름도이다.
도 3을 참조하면, 본 발명에 따른 NOR형 플래시 메모리 소자의 선택적 소거 방법은, 먼저 소거 될 모든 메모리 셀들을 프리-프로그램하고, 이에 대한 검증을 수행한다(210 단계). 210 단계에서의 검증 결과, 프리-프로그램이 올바로 수행되지 않은 것으로 확인되면, 상기 프리-프로그램이 올바로 수행된 것으로 판단될 때까지 반복해서 프로그램한다. 그리고 나서, 복수 개의 메모리 셀들이 연결된 복수 개의 워드 라인(즉, 복수 개의 행(row))으로 구성된 영역(즉, 섹터 영역)에 포함된 메모 리 셀들을 소거하고, 이에 대한 검증을 수행한다(220 단계).
220 단계에서 소거 및 소거에 대한 검증이 수행되고 나면, 상기 검증 결과를 근거로 하여, 소거된 섹터 내의 워드 라인들 중 소거된 메모리 셀들의 문턱 전압(Vth_w)이 소정의 소거 문턱 전압(Veth) 이하로 떨어진 워드라인(즉, 메모리 어레이의 행)이 존재하는지 여부를 판별한다(230 단계). 240 단계에서의 판별 결과, 소거된 섹터 내에 메모리 셀들의 문턱 전압(Vth_w)이 소정의 소거 문턱 전압(Veth) 이하로 떨어진 워드라인이 존재하면 해당 워드 라인을 플로팅 시킨다(240 단계).
그리고, 모든 워드 라인의 메모리 셀들의 문턱 전압(Vth_w)이 소정의 소거 문턱 전압(Veth) 이하로 떨어졌는지 여부를 판별한다(250 단계). 250 단계의 판별 결과 모든 워드 라인의 메모리 셀들의 문턱 전압(Vth_w)이 소정의 소거 문턱 전압(Veth) 이하로 떨어지지 않았으면, 플로팅된 특정 워드 라인을 제외한 나머지 섹터 영역의 메모리 셀들을 소거한다. 이 같은 선택적 소거 동작은 모든 워드 라인의 메모리 셀들의 문턱 전압(Vth_w)이 소정의 소거 문턱 전압(Veth) 이하로 떨어질 때까지 반복해서 수행된다.
이 때, 수행되는 워드 라인 단위의 선택적 소거 동작은 하나의 워드라인 단위로 수행될 수도 있고, 복수 개의 워드 라인을 그룹화 하여 수행될 수도 있다. 예를 들면, 하나의 워드 라인 외에도 연속된 N개(예를 들면, 8개 내지 16개의 워드 라인)의 워드 라인을 기준으로 하여, 상기 N개의 워드라인들에 대응되는 메모리 셀들의 문턱 전압(Vth_w)이 소정의 소거 문턱 전압(Veth) 이하로 떨어지는지 여부를 판별하여, N개의 워드 라인을 제외한 나머지 영역의 메모리 셀들에 대한 소거를 수 행할 수도 있다. 이는 워드 라인을 스위칭 하는 방식에 따라 다양한 형태로 응용될 수 있다.
이와 같은 선택적 소거 동작이 모두 수행되고 나면, 프리-프로그램 보다 낮은 전위로 프로그램하는 포스트-프로그램을 수행하고, 이에 대한 검증을 수행한다(260 단계). 포스트-프로그램에 대한 검증 과정은 210 단계에서 수행된 프리-프로그램의 검증 과정과 동일하다.
원칙적으로는, 260 단계에서 포스트-프로그램이 모두 수행되어야 모든 소거 과정이 종료된 것이라 할 수 있다. 그러나, 본 발명에 따른 소거 방법은 개선된 소거 문턱 전압의 산포로 인해서, 260 단계에서 수행된 포스트-프로그램 및 210 단계에서 수행된 프리-프로그램이 필요하지 않을 수도 있다. 이와 같은 포스트-프로그램 및 프리-프로그램에 대한 필요성의 판단은, 소거된 메모리 셀의 문턱 분포(즉, 소거 문턱 전압 산포)에 대한 반복적인 테스트 결과를 근거로 한다.
도 3에서는 소거 동작시 특정 워드 라인에 대한 소거를 방지하기 위해 해당 워드 라인을 플로팅하는 방법이 도시되어 있다. 그러나, 이는 선택적 소거를 수행하기 위한 하나의 예에 불과하다. 소거 동작시 특정 워드 라인에 대한 소거를 방지하기 위해서는 해당 워드 라인(즉, 상기 워드 라인에 연결된 메모리 셀들의 컨트롤 게이트)으로 특정 전압(예를 들면, 양의 고전압, 음의 고전압, 또는 OV의 접지전압)을 인가할 수도 있고, 벌크 또는 소오스로 특정 전압(예를 들면, 양의 고전압, 또는 OV의 접지전압)을 인가할 수도 있다. 이와 같은 소거 전압의 인가 방식은 다음과 같다.
Figure 112004032360811-PAT00001
[표 1]을 참조하면, 본 발명에 따른 플래시 메모리의 선택적 소거 방법은, 소거된 셀의 문턱 전압(Vth_w)이 소거 문턱 전압(Veth) 이하의 값을 갖는 워드 라인에 대해서는, 제 1 실시예와 같이 해당 워드 라인을 플로팅 시키거나, 제 2 실시예와 같이 해당 워드 라인에게 벌크와 동일한 양의 고전압(즉, 6∼8V)을 인가하여, 해당 워드 라인에 연결된 메모리 셀들이 소거되지 않도록 할 수 있다. 그리고, 제 3 실시예와 같이 해당 워드 라인에게만 음의 고전압(즉, -10V)을 인가하거나, 또는 제 4 실시예와 같이 해당 워드 라인으로 음의 고전압(즉, -10V)을 인가하고 소오스 영역으로 양의 고전압(즉, 6∼8V)을 인가하여, 해당 워드 라인에 연결된 메모리 셀들이 소거되지 않도록 할 수 있다. 이 외에도, 제 5 실시예와 같이 해당 워드라인에게 0V의 접지 전압을 인가하여, 해당 워드 라인에 연결된 메모리 셀들이 소거되지 않도록 할 수도 있다. [표 1]에서 "-"로 표시된 부분은 특별히 고려치 않아도 되는 dont'care 데이터로서, 제 1 실시예에서 정의되어 있는 전압 또는 0V의 전압 을 인가하거나, 또는 플로팅 시킬 수 있다. 그리고, [표 1]에 표시되어 있는 전압 인가 방식은 다양한 형태로 변형 가능하다.
앞에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 셀의 선택적 소거 방법은 소거된 임의의 워드 라인에 연결된 메모리 셀들의 문턱 전압이 소정의 소거 문턱 전압 보다 작으면, 해당 워드 라인에 연결된 메모리 셀들에 대한 소거는 더 이상 수행하지 않고, 나머지 셀들에 대해서만 소거를 수행한다. 이 같은 각 워드라인에 대한 선택적 소거는 모든 워드라인에 연결된 메모리 셀들의 문턱 전압이 소거 문턱 전압 보다 작아질 때까지 반복적으로 수행된다.
그 결과, 메모리 셀들의 소거 속도의 차이에 의해 발생되는 과소거 문제가 방지되고, 소거 문턱 전압 산포가 개선된다. 그리고, 개선된 소거 문턱 전압 산포로 인해 프리-프로그램 또는 포스트-프로그램에 대한 필요성이 제거될 수 있으며, 소거 동작에서 필요로 하는 전류의 양이 줄어들게 된다.
이상에서, 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 메모리 셀들이 과도하게 소거되지 않게 되어, 소거 문턱 전압 산포가 개선된다.
그리고, 개선된 소거 문턱 전압 산포로 인해 프리-프로그램 또는 포스트-프로그램에 대한 필요성이 제거될 수 있으며, 소거에 필요한 전류의 양이 줄어들게 된다.

Claims (19)

  1. (a) 행과 열들로 배열된 메모리 셀들에 대한 소거 및 검증 동작을 연속적으로 수행하는 단계; 및
    (b) 상기 모든 메모리 셀들의 문턱 전압들이 소거 문턱 전압 보다 낮아질때까지 소거 및 검증 동작을 반복하는 단계를 포함하며,
    상기 반복된 소거 동작 동안, 상기 소거 문턱 전압 보다 낮은 문턱 전압을 갖는 메모리 셀들로 구성된 행을 제외한 나머지 행들의 메모리 셀들이 소거되는 것을 특징으로 하는 선택적 소거 방법.
  2. 제 1 항에 있어서,
    상기 (b) 단계는, 상기 소거되지 않는 행들을 플로팅 시키는 것을 특징으로 하는 선택적 소거 방법.
  3. 제 1 항에 있어서,
    상기 (b) 단계는, 상기 소거되지 않는 행의 메모리 셀들의 컨트롤 게이트 및 벌크에게 양의 고전압을 인가하는 것을 특징으로 하는 선택적 소거 방법.
  4. 제 1 항에 있어서,
    상기 (b) 단계는, 상기 소거되지 않는 행의 메모리 셀들의 컨트롤 게이트에 게 음의 고전압을 인가하는 것을 특징으로 하는 선택적 소거 방법.
  5. 제 1 항에 있어서,
    상기 (b) 단계는, 상기 소거되지 않는 행의 메모리 셀들의 컨트롤 게이트에게 음의 고전압을 인가하고, 소오스에게 양의 고전압을 인가하는 것을 특징으로 하는 선택적 소거 방법.
  6. 제 1 항에 있어서,
    상기 (b) 단계는, 상기 소거되지 않는 행의 메모리 셀들의 컨트롤 게이트를 접지시키는 것을 특징으로 하는 선택적 소거 방법.
  7. 제 1 항에 있어서,
    상기 (b) 단계는, 일정 시간 동안 상기 소거될 행의 메모리 셀들의 컨트롤 게이트에게 음의 고전압을 인가하고, 벌크에게 양의 고전압을 인가하는 것을 특징으로 하는 선택적 소거 방법.
  8. 제 1 항에 있어서,
    상기 (b) 단계는, 상기 소거 문턱 전압 보다 낮은 문턱 전압을 갖는 메모리 셀들로 구성된 행에 대한 소거 및 검증을, 하나 또는 복수 개의 행 단위로 제외시키는 것을 특징으로 하는 선택적 소거 방법.
  9. 제 1 항에 있어서,
    상기 (a) 단계 이전에 상기 메모리 셀들을 프리-프로그램하는 단계를 더 포함하는 것을 특징으로 하는 선택적 소거 방법.
  10. 제 1 항에 있어서,
    상기 (b) 단계 이후에 상기 메모리 셀들을 포스트-프로그램하는 단계를 더 포함하는 것을 특징으로 하는 선택적 소거 방법.
  11. (a) 행과 열들로 배열된 메모리 셀들을 소거하는 단계;
    (b) 상기 각 행의 소거된 메모리 셀들의 문턱 전압들이 검출 전압에 도달하였는지의 여부를 검출하는 단계;
    (c) 상기 검출 전압 보다 높은 문턱 전압을 갖는 적어도 하나의 메모리 셀을 포함하는 행들의 메모리 셀들을 소거하는 단계; 및
    (d) 상기 행들의 메모리 셀들의 문턱 전압들이 모두 상기 검출 전압에 도달할 때 까지 상기 (b) 및 (c) 단계를 반복하는 단계를 포함하는 것을 특징으로 하는 선택적 소거 방법.
  12. 제 11 항에 있어서,
    상기 (c) 단계는, 상기 소거되지 않는 행들을 플로팅 시키는 것을 특징으로 하는 선택적 소거 방법.
  13. 제 11 항에 있어서,
    상기 (c) 단계는, 상기 소거되지 않는 행의 메모리 셀들의 컨트롤 게이트 및 벌크에게 양의 고전압을 인가하는 것을 특징으로 하는 선택적 소거 방법.
  14. 제 11 항에 있어서,
    상기 (c) 단계는, 상기 소거되지 않는 행의 메모리 셀들의 컨트롤 게이트에게 음의 고전압을 인가하는 것을 특징으로 하는 선택적 소거 방법.
  15. 제 11 항에 있어서,
    상기 (c) 단계는, 상기 소거되지 않는 행의 메모리 셀들의 컨트롤 게이트에게 음의 고전압을 인가하고, 소오스에게 양의 고전압을 인가하는 것을 특징으로 하는 선택적 소거 방법.
  16. 제 11 항에 있어서,
    상기 (c) 단계는, 상기 소거되지 않는 행의 메모리 셀들의 컨트롤 게이트를 접지시키는 것을 특징으로 하는 선택적 소거 방법.
  17. 제 11 항에 있어서,
    상기 (c) 단계는, 일정 시간 동안 상기 소거될 행의 메모리 셀들의 컨트롤 게이트에게 음의 고전압을 인가하고, 벌크에게 양의 고전압을 인가하는 것을 특징으로 하는 선택적 소거 방법.
  18. 제 11 항에 있어서,
    상기 (a) 단계 이전에 상기 메모리 셀들을 프리-프로그램하는 단계를 더 포함하는 것을 특징으로 하는 선택적 소거 방법.
  19. 제 11 항에 있어서,
    상기 (d) 단계 이후에 상기 메모리 셀들을 포스트-프로그램하는 단계를 더 포함하는 것을 특징으로 하는 선택적 소거 방법.
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