JPH0863987A

JPH0863987A - 半導体不揮発性記憶装置およびそのデータ消去方法

Info

Publication number: JPH0863987A
Application number: JP20387994A
Authority: JP
Inventors: Kenshirou Arase; 謙士朗荒瀬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-08-29
Filing date: 1994-08-29
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】ビット毎ベリファイ消去動作を行うことがで
き、消去後のしきい値電圧のバラツキを抑えることがで
き、ひいては、過剰消去不良が起こりにくく、読み出し
マージンが大きく、今後の電源電圧の低電圧化に適した
半導体不揮発性記憶装置およびそのデータ消去方法を実
現する。【構成】ＮＯＲ型のフラッシュＥＥＰＲＯＭにおいて、
データ書き込みはドレイン側よりチャネルホットエレク
トロンによりフローティングゲート電子を注入すること
により行い、消去もワード線にマイナス電圧を印加し、
全ビット線にプラス電圧を印加して、ドレイン側よりＦ
Ｎトンネリングによりフローティングゲートから電子を
引き抜くことにより行う。その結果、ビット毎ベリファ
イを行いながら消去動作を行えるようになり、消去後の
しきい値電圧Ｖｔｈ分布広がりを大幅に抑えることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置およびそのデータ消去方法
に関するものである。

【０００２】

【従来の技術】図９は、ワード線３本、ビット線３本か
ら構成されるＮＯＲ型フラッシュＥＥＰＲＯＭの一般的
なアレイ構成を示す図である。図９のメモリアレイにお
いて、ＷＬ１，ＷＬ２，ＷＬ３はワード線、ＢＬＳ１，
ＢＬＳ２，ＢＬＳ３は共通ソース線、ＢＬＤ１，ＢＬＤ
２，ＢＬＤ３はビット線、ＭＴ₁₁，ＭＴ₁₂，ＭＴ₁₃，Ｍ
Ｔ₂₁，ＭＴ₂₂，ＭＴ₂₃，ＭＴ₃₁，ＭＴ₃₂，ＭＴ ₃₃はメモ
リセルトランジスタ、ＣＧはコントロールゲート、ＦＧ
はフローティングゲートをそれぞれ示している。

【０００３】図９のＮＯＲ型フラッシュＥＥＰＲＯＭに
おいて、従来の方法では、データの書き込み、消去動作
は以下のようにして行われている。すなわち、データ書
き込みはドレイン側からＣＨＥ（チャンネルホットエレ
クトロン）注入によりフローティングゲートＦＧ中に電
子を注入して、たとえばしきい値電圧Ｖｔｈを５Ｖ以上
にする。データの消去は、ソース側からＦＮ(Fowler-No
rdheim) トンネリングによりフローティングゲートＦＧ
中の電子を引き抜いて、たとえばしきい値電圧Ｖｔｈを
１．５Ｖ程度にする。

【０００４】図１０は、ＮＯＲ型フラッシュＥＥＰＲＯ
Ｍにおいて、たとえば全ビット一括消去を行う場合の消
去バイアス条件例を示す図である。図１０の例において
は、ワード線ＷＬ１，ＷＬ２，ＷＬ３に−１０Ｖを印加
し、共通ソース線ＢＬＳ１，ＢＬＳ２，ＢＬＳ３に５Ｖ
を印加し、ビット線ＢＬＤ１，ＢＬＤ２，ＢＬＤ３をフ
ローティング状態とする。その結果、フローティングゲ
ートＦＧ中の電子がソース側からＦＮトンネリングによ
り引き抜かれ、メモリセルトランジスタＭＴ₁₁〜ＭＴ₃₃
のしきい値電圧Ｖｔｈは、５Ｖ以上から１．５Ｖ程度に
なる。この消去時の状態がデータ「０」の状態である。

【０００５】図１１は、ＮＯＲ型フラッシュＥＥＰＲＯ
Ｍにおいて、たとえばメモリセルトランジスタＭＴ₂₂の
セルに「１」データを書き込む場合の書き込みバイアス
条件例を示す図である。図１１の例においては、データ
書き込みセルＭＴ₂₂が接続されたワード線ＷＬ２に１２
Ｖ、ビット線ＢＬＤ２に７Ｖを印加し、他のワード線Ｗ
Ｌ１，ＷＬ３、ビット線ＢＬＤ１，ＢＬＤ３および全共
通ソース線ＢＬＳ１〜ＢＬＳ３を０Ｖに保持する。その
結果、ドレイン側からＣＨＥによりフローティングゲー
トＦＧ中に電子が注入され、メモリセルトランジスタＭ
Ｔ₂₂のしきい値電圧Ｖｔｈは５Ｖ以上になる。

【０００６】図１２は、ＮＯＲ型フラッシュＥＥＰＲＯ
ＭにおいてメモリセルトランジスタＭＴ₂₂のデータの内
容を読み出す場合の読み出し時のバイアス条件を示す図
である。図１２の例においては、データ読み出しセルＭ
Ｔ₂₂が接続されたワード線ＷＬ２に５Ｖ、ビット線ＢＬ
Ｄ２に２Ｖを印加し、他のワード線ＷＬ１，ＷＬ３、ビ
ット線ＢＬＤ１，ＢＬＤ３および全共通ソース線ＢＬＳ
１〜ＢＬＳ３を０Ｖに保持する。その結果、メモリセル
トランジスタＭＴ₂₂がオン状態にある場合にデータ
「０」、オフ状態にある場合にデータ「１」と判断す
る。

【０００７】図１３は、上述したＮＯＲ型フラッシュＥ
ＥＰＲＯＭの消去、書き込み、読み出しの各動作時の設
定電圧を示している。

【０００８】

【発明が解決しようとする課題】ところで、上述したＮ
ＯＲ型フラッシュＥＥＰＲＯＭの動作においては、消去
動作がソース側からの電子引き抜きであり、ＮＯＲ型フ
ラッシュＥＥＰＲＯＭのメモリアレイにおいて、ソース
は共通ソース線となっていることから、ビット毎にベリ
ファイを行いながら消去を行う、いわゆるビット毎ベリ
ファイ消去動作が行えない。このため、従来のデータ消
去方法では、全セル消去が終了するまで全セルに消去パ
ルスが印加され続ける。その結果、消去時に、いわゆる
過剰消去セルと呼ばれるしきい値電圧Ｖｔｈが０Ｖより
低くなる（Ｖｔｈ＜０Ｖ）セルが出現する不良が起こり
やすい。この過剰消去セルの問題は、今後の低電圧化の
進展にともないますます深刻な問題となっている。

【０００９】図１４は、この過剰消去の問題を説明する
ための特性図である。図１４において、横軸は消去時
間、縦軸はメモリアレイのしきい値電圧Ｖｔｈをそれぞ
れ表している。また、図中、Ｌで示す曲線は最も消去の
遅いセルの特性を、Ｓで示す曲線は標準的セルの特性
を、Ａで示す曲線は最も消去の速いセルの特性をそれぞ
れ示している。図１４に示すように、最も消去の遅いセ
ルのしきい値電圧Ｖｔｈがベリファイ電圧、たとえばこ
の例においては３Ｖ以下になるまで、全セルに消去パル
スが印加され続ける。その結果、プロセス上のバラツキ
によりもたらされるより消去の早いセルは、しきい値電
圧Ｖｔｈがベリファイ電圧以下になっても消去され続け
ることになり、場合によっては、最も消去の早いセルが
Ｖｔｈ＜０Ｖになる、いわゆる過剰消去不良の可能性が
ある。

【００１０】また、図１５は、ＮＯＲ型フラッシュＥＥ
ＰＲＯＭにおける従来の消去方法を示すシーケンスフロ
ーチャートの例である。図１５の例では、まず消去に先
だち全ビット「１」データを書き込む。次に、消去パル
スを複数の消去パルスに分割し、各消去パルスを印加
後、順次全ビットベリファイ読み出し動作を行い、途中
しきい値電圧Ｖｔｈがベリファイ電圧以上のセルが見い
出されると、ベリファイ読み出し動作を中断して、再度
消去パルスを印加し、全ビットベリファイ読み出し動作
が終了した時点で、消去動作の完了となる。なお、図１
５において、破線で囲んだ部分が、ベリファイ読み出し
動作部分のシーケンスフローである。

【００１１】以上の例で説明したように、従来の消去法
では、いわゆるビット毎ベリファイ消去動作が不可能で
あるため、全ビットセル消去が終了するまで全ビットセ
ルに消去パルスが印加され続ける。そのために、消去後
のしきい値電圧Ｖｔｈバラツキが大きくなり、その結
果、いわゆる過剰消去セルと呼ばれるＶｔｈ＜０Ｖの不
良セルが出現しやすい。

【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ビット毎ベリファイ消去動作を
行うことができ、消去後のしきい値電圧のバラツキを抑
えることができ、ひいては、過剰消去不良が起こりにく
く、読み出しマージンが大きく、今後の電源電圧の低電
圧化に適した半導体不揮発性記憶装置およびそのデータ
消去方法を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体不揮発性記憶装置は、ゲートにマイ
ナス電圧を印加し、ドレインにプラス電圧を印加してド
レイン側からＦＮトンネリングにより電子蓄積層中の電
子を引き抜いてデータの消去を行う消去手段を有する。
また、上記消去手段は、ワード線セクタを単位として、
ワード線にマイナス電圧、全ビット線にプラス電圧を印
加してワード線セクタ消去を行う。また、上記消去手段
は、順次ワード線セクタ毎に、ワード線にマイナス電
圧、全ビット線にプラス電圧を印加して全ビット一括消
去を行う。また、メモリセルトランジスタが、ドレイン
側のチャネルホットエレクトロン発生領域に不純物を注
入してなるＬＡＰ構造を有する。

【００１４】また、本発明のワード線にマイナス電圧の
消去パルスを印加し、全ビット線にプラス電圧の消去パ
ルスを印加してデータの消去を行う半導体不揮発性記憶
装置のデータ消去方法においては、消去パルスを複数の
消去パルスに分割し、各消去パルスの印加毎に、ビット
毎ベリファイ消去動作を行う。また、上記ビット毎ベリ
ファイ消去動作は、全ビット線にプラス電圧のビット線
パルスを印加し、各消去パルス印加後、ワード線にベリ
ファイ電圧を印加してベリファイ読み出し動作を行い、
消去が終了したメモリセルトランジスタが接続されたビ
ット線電圧を順次０Ｖに設定することにより行われる。

【００１５】

【作用】本発明の半導体不揮発性記憶装置によれば、消
去動作がソース側からでなく、ワード線を単位として、
ワード線にマイナス電圧、ビット線（ドレイン）にプラ
ス電圧を印加することにより、ドレイン側からＦＮトン
ネリングによりフローティングゲート中の電子を引き抜
くことによって行われる。そのために、消去パルスを複
数の消去パルスに分割して、各消去パルスを印加した後
にベリファイ読み出し動作を行った場合、消去の終了し
たセルにおいて、消去時のビット線パルスをプラス電圧
から０Ｖに変化させることにより、いわゆるビット毎ベ
リファイ消去動作が可能となる。よって、消去が終了し
たセルにおいて、それ以上の消去動作が進行することが
なくプロセス上のバラツキにより、各メモリセルの消去
特性がバラツク場合においても、いわゆる過剰消去セル
と呼ばれるＶｔｈ＜０Ｖの不良セルの出現が回避され、
消去時のしきい値電圧分布の広がりが、大幅に狭くな
る。

【００１６】

【実施例】図１は、本発明に係る半導体不揮発性記憶装
置としてのＮＯＲ型フラッシュＥＥＰＲＯＭのバイアス
条件を示す回路図であって、従来例を示す図１０と同一
構成部分は同一符号をもって表す。すなわち、ＷＬ１，
ＷＬ２，ＷＬ３はワード線、ＢＬＳ１，ＢＬＳ２，ＢＬ
Ｓ３は共通ソース線、ＢＬＤ１，ＢＬＤ２，ＢＬＤ３は
ビット線、ＭＴ₁₁，ＭＴ₁₂，ＭＴ₁₃，ＭＴ₂₁，ＭＴ₂₂，
ＭＴ₂₃，ＭＴ₃₁，ＭＴ₃₂，ＭＴ₃₃はメモリセルトランジ
スタ、ＣＧはコントロールゲート、ＦＧはフローティン
グゲートをそれぞれ示している。

【００１７】本実施例における消去動作は、たとえばワ
ード線ＷＬ２に接続されたメモリセルに対する消去動作
を行う場合、選択するワード線ＷＬ２に−１０Ｖ、非選
択のワード線ＷＬ１，ＷＬ３に０Ｖを印加し、ビット線
にはまず全ビット線ＢＬＤ１，ＢＬＤ２，ＢＬＤ３に５
Ｖを印加するように設定する。この消去パルスを複数の
消去パルスに分割して、各消去パルスの印加後、ワード
線ＷＬ２に接続されたメモリセルに対するベリファイ読
み出し動作を行う。そして、消去の終了したメモリセル
のビット線において、消去時のビット線パルスを０Ｖに
設定する。そして、全ビット線の消去が終了した時点
で、消去動作を完了する。

【００１８】なお、図１の例においては、ワード線ＷＬ
２に接続されたメモリセルに対する消去例であるが、本
発明においては、基本的に次の２種類の消去モードが考
えられる。すなわち、ワード線を単位としたセクタ消去
動作およびワード線を単位として順次消去を行う全ビッ
ト一括消去である。

【００１９】ワード線を単位としたセクタ消去動作この場合、ページモードでの消去が可能であるが、デー
タ書き込み時のドレインディスターブは、ワード線本数
をＭ本、繰り返し保障回数をＮ回とすれば、Ｎ・（Ｍ−
１）回保障する必要がある。

【００２０】ワード線を単位として順次消去を行う全ビ
ット一括消去この場合、ワード線を単位として、ワード線本数だけ順
番に消去を行っていくため、ページモードでの消去はで
きない。しかし、データ書き込み時のドレインディスタ
ーブは、ワード線本数をＭ本とすれば、繰り返し保障回
数に関係なく、（Ｍ−１）回保障すればよい。

【００２１】図２は、本発明に係るＮＯＲ型フラッシュ
ＥＥＰＲＯＭの消去、書き込み、読み出しの各種動作時
の設定電圧を示す図である。本発明に係るＮＯＲ型フラ
ッシュＥＥＰＲＯＭの消去、書き込み、読み出しの各動
作において、従来のＮＯＲ型フラッシュＥＥＰＲＯＭの
場合との違いは、図２と従来のＮＯＲ型フラッシュの各
種動作の設定電圧を示す図１３とを比較してわかるよう
に、消去動作のみである。

【００２２】なお、本発明においては、データ書き込み
はＣＨＥにより、消去はＦＮトンネリングにより、共に
ドレイン側から行われる。このため、特にデータ書き込
み時にドレインディスターブが起こり易くなる。このド
レインディスターブは、データ書き込み時に、非選択の
ワード線、選択ビット線上の１データのメモリセルにお
いて、フローティングゲート中に蓄積された電子をＦＮ
トンネリングにより、意に反して引き抜いてしまうディ
スターブである。

【００２３】本発明に係るＮＯＲ型フラッシュＥＥＰＲ
ＯＭでは、たとえば、図３に示すいわゆるＬＡＰ構造(L
arge Angle Implanted P-Pocket)を採用し、このドレイ
ンディスターブを防止している。図３において、１はＮ
⁺ソース拡散層、２はＮ⁺ドレイン拡散層、３はトンネ
ル酸化膜、４は層間絶縁膜、５はＰ^-−ＬＡＰをそれぞ
れ示している。図３に示すＬＡＰ構造においては、ドレ
イン側でのＣＨＥ発生部分にかなり高濃度のＰ型不純
物、たとえばボロン（Ｂ⁺）イオンを注入することによ
りＣＨＥ発生効率を高め、より低電圧でデータ書き込み
を行えるようにしたものである。

【００２４】また、図３に示すＬＡＰ構造は、図４に示
すように、メモリのソース（Ｓ）／ドレイン（Ｄ）形成
後、Ｂ⁺イオンを注入角度３０°〜６０°、ドーズ量１
Ｅ１２〜１Ｅ１４ｃｍ^-2、エネルギー２０ｋｅＶ〜１０
０ｋｅＶのイオン注入をドレイン側にのみ行うことによ
り形成することが可能である。

【００２５】次に、本発明に係る消去方法で、ビット毎
ベリファイ消去動作を行うための具体的なシーケンスフ
ロー、並びにビット毎ベリファイ読み出し回路について
の詳細な説明を行う。

【００２６】図５は、本発明に係る消去方法によりビッ
ト毎ベリファイ消去動作を行った場合のＮＯＲフラッシ
ュＥＥＰＲＯＭの消去特性を説明するための図である。
図５において、横軸は消去時間、縦軸はメモリセルのし
きい値電圧Ｖｔｈをそれぞれ表している。また、図中、
Ｌで示す曲線は最も消去の遅いセルの特性を、Ｓで示す
曲線は標準的セルの特性を、Ａで示す曲線は最も消去の
速いセルの特性をそれぞれ示している。

【００２７】図５の例に示すよう、ビット毎ベリファイ
消去動作を行うことにより、プロセス上のバラツキによ
り各メモリセルの消去特性がバラツいても、各メモリセ
ルのＶｔｈがベリファイ電圧になるまで消去が進めば、
これ以上消去が進行することが防止できる。そのために
過剰消去不良の問題が回避され、消去後のＶｔｈ分布の
広がりも、狭く抑えられる。なお、図５の例で、ベリフ
ァイ電圧を２Ｖと、従来例の特性を示す図１４の３Ｖと
比較して１Ｖ下げたのは、本発明の消去方法では、消去
後のしきい値電圧Ｖｔｈ分布の広がりが充分狭く抑えら
れるために、過剰消去不良の問題が生じないと予想して
いるためである。

【００２８】また、図６は、本発明に係る消去方法を示
すシーケンスフローチャートの例を示す図である。な
お、図６の例においては、消去動作は、順次ワード線セ
クタ毎に全ビット一括消去を行う。なお、図６におい
て、破線で囲んだ部分が各ワード線セクタ毎のベリファ
イ読み出し動作のシーケンスフローである。

【００２９】図６の例では、まず、消去に先だち全ビッ
ト「１」データを書き込む。次に、ワード線Ｘアドレス
を最初の１番に設定し、以下ワード線アドレスを順番に
以下のようにワード線セクタ単位に消去を行っていく。
まず、すべてのビット線読み出し／書き込み(Read/Writ
e)ラッチをセットすることより、消去時にビット線にプ
ラス電圧、たとえば５Ｖが印加されるように設定する。

【００３０】次に、消去パルスを複数の消去パルスに分
割し各消去パルスを印加後、各ワード線セクタについ
て、順次ビット毎ベリファイ読み出し動作を行う。ビッ
ト毎ベリファイ読み出し動作を行った結果、消去が進行
してしきい値電圧Ｖｔｈがベリファイ電圧以下のセルの
ビット線読み出し／書き込みラッチはリセットされる。
一方、消去が不充分でしきい値電圧Ｖｔｈがベリファイ
電圧以上のセルのビット線読み出し／書き込みラッチは
セット状態のままである。その結果、全ビットベリファ
イ読み出し動作が終了して、消去の完了していないビッ
ト線セルが存在する場合、つまりリセットされていない
ビット線読み出し／書き込みラッチが存在する場合、さ
らなる消去パルスが印加されるのであるが、この消去パ
ルスにおいては、消去の終了したセルのビット線パルス
は０Ｖとなり、消去の終了していないセルのビット線パ
ルスのみプラス電圧、たとえば５Ｖが印加され、さらに
消去が進行することになる。

【００３１】なお、本シーケンスフローチャートにおい
ては、ベリファイ読み出し動作はビット線毎に順次行っ
ているがこれは全ビット並列的に行ってもよい。また、
ビット毎ベリファイ読み出し動作の結果行われる各ビッ
ト線読み出し／書き込みラッチのセット／リセット動作
は、後述するようにベリファイ読み出しを行うことによ
り自動的に行われる。

【００３２】図７は、上述した読み出し／書き込みラッ
チを含む各ビット線のベリファイ読み出し回路を示す回
路図である。図７において、Ｓ／Ａは読み出し／書き込
みラッチ（センスアンプ）、ＥＱＬはイコライズ回路、
ＰＲa ，ＰＲb はプリチャージ回路、（ａ），（ｂ）は
セルアレイ、ＣＤＣはカラムデコーダ、ＢＬａ，ＢＬｂ
はビット線をそれぞれ示している。

【００３３】読み出し／書き込みラッチＳ／Ａは、オー
プンビット線方式のラッチ型のもので、ＰＭＯＳトラン
ジスタＰＴ１，ＰＴ２，ＰＴ12およびＮＭＯＳトランジ
スタＮＴ１，ＮＴ２，ＮＴ12により構成されている。読
み出し／書き込みラッチＳ／Ａは、消去時には消去時の
ビット線電圧印加用ラッチ、この場合はＶSAH ＝５Ｖに
設定、およびベリファイ読み出し用センスアンプ兼ラッ
チとして用いられる。

【００３４】また、ＰＭＯＳトランジスタＰＴ１および
ＮＭＯＳトランジスタＮＴ１のドレイン同士の接続中
点、並びにＰＭＯＳトランジスタＰＴ２およびＮＭＯＳ
トランジスタＮＴ２のドレイン同士の接続中点は、ＮＭ
ＯＳトランジスタＮＴ５，ＮＴ６を介して図示しないメ
インデータ線に接続される。なお、ＮＭＯＳトランジス
タＮＴ５，ＮＴ６のゲート電圧は、カラムデコーダＣＤ
Ｃにより制御される。

【００３５】イコライズ回路ＥＱＬは、直列接続された
ＮＭＯＳトランジスタＮＴ３，ＮＴ４により構成され、
読み出し／書き込みラッチＳ／Ａに対して並列に、すな
わちＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトラン
ジスタＮＴ１のドレイン同士の接続中点とＰＭＯＳトラ
ンジスタＰＴ２およびＮＭＯＳトランジスタＮＴ２のド
レイン同士の接続中点との間に接続されており、ＮＭＯ
ＳトランジスタＮＴ３，ＮＴ４のゲートはイコライズ信
号Ｖe の供給ラインに接続され、ＮＭＯＳトランジスタ
ＮＴ３とＮＴ４との接続中点が電源電圧(1/2) Ｖ_CCの供
給ラインに接続されている。

【００３６】また、ビット線ＢＬａはＮＭＯＳトランジ
スタからなるプリチャージ用トランジスタＰａを介して
電圧Ｖａの供給源に接続され、トランジスタＰａのゲー
トはプリチャージ信号Ｖpaの供給ラインに接続されてい
る。また、ビット線ＢＬｂはＮＭＯＳトランジスタから
なるプリチャージ用トランジスタＰｂを介して電圧Ｖｂ
の供給源に接続され、トランジスタＰｂのゲートはプリ
チャージ信号Ｖpbの供給ラインに接続されている。

【００３７】このような構成において、まず、各ワード
線セクタ毎の消去に先だってノードＮＤａの電圧がＶSA
H 、ノードＮＤｂの電圧が０Ｖになるように、全ビット
線読み出し／書き込みラッチＳ／ＡのセットをＩ／Ｏ
Ａ，１／ＯＢ側より行う。各消去パルス印加後のベリフ
ァイ読み出し動作は、まず、プリチャージ回路ＰＲａに
よりビット線ＢＬａを、たとえばＶａ＝１．８Ｖ程度
に、ビット線ＢＬｂをたとえばＶｂ＝１．５Ｖ程度にプ
リチャージする。次に、イコライズ回路ＥＱＬによりノ
ードＮＤａ，ノードＮＤｂともに１／２Ｖ_CCにイコライ
ズしてセルアレイ（ａ）の読み出しワード線のみベリフ
ァイ電圧、たとえば２Ｖを印加して読み出しを開始す
る。

【００３８】ある程度の時間を経過してビット線ＢＬ
ａ，ＢＬｂの電位差がある程度開き始めると、Ｖ_ta，Ｖ
_tbを立ち上げて、読み出し／書き込みラッチＳ／Ａをセ
ンスアンプとして働かせる。その結果、消去が進行して
しきい値電圧Ｖｔｈがベリファイ電圧以下になったセル
のビット線読み出し／書き込みラッチＳ／Ａは自動的に
リセット状態となり、消去が不充分で、しきい値電圧Ｖ
ｔｈがベリファイ電圧以上のセルのビット線読み出し／
書き込みラッチＳ／Ａはセット状態のままとなる。

【００３９】図８は、本発明に係る消去方法と従来の消
去方法により消去後のしきい値電圧Ｖｔｈ分布広がりを
示す図で、同図（ａ）が本発明に係る消去法によるＶｔ
ｈ分布広がりを示し、同図（ｂ）が従来の消去法による
Ｖｔｈ分布広がりを示している。なお、図８（ａ）およ
び（ｂ）において、横軸はしきい値電圧を、縦軸はメモ
リセル分布密度をそれぞれ表している。図８からわかる
ように、本発明に係る消去方法を用いることによって、
消去時のＶｔｈ分布広がりが大幅に狭く抑えられる。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
ビット毎のベリファイ消去動作が可能となり、その結
果、消去後のしきい値電圧Ｖｔｈ分布広がりを狭く抑え
ることができ、過剰消去セルの問題を回避でき、今後の
電源電圧の低電圧化にも適用できる読み出しマージンを
確保することが可能となる。

【図面の簡単な説明】

【図１】本発明に係る半導体不揮発性記憶装置としての
ＮＯＲ型フラッシュＥＥＰＲＯＭのバイアス条件を示す
回路図である。

【図２】本発明に係るＮＯＲ型フラッシュＥＥＰＲＯＭ
の消去、書き込み、読み出しの各種動作時の設定電圧を
示す図である。

【図３】ＬＡＰ構造を採用した本発明に係るＮＯＲ型フ
ラッシュＥＥＰＲＯＭの構成例を示す図である。

【図４】ＬＡＰ構造を有するＮＯＲ型フラッシュＥＥＰ
ＲＯＭの形成方法の一例を説明するための図である。

【図５】本発明に係る消去方法によりビット毎ベリファ
イ消去動作を行った場合のＮＯＲフラッシュＥＥＰＲＯ
Ｍの消去特性を説明するための図である。

【図６】本発明に係る消去方法を示すシーケンスフロー
チャートの例を示す図である。

【図７】読み出し／書き込みラッチを含む各ビット線の
ベリファイ読み出し回路を示す回路図である。

【図８】本発明に係る消去方法と従来の消去方法により
消去後のしきい値電圧Ｖｔｈ分布広がりを示す図で、同
図（ａ）が本発明に係る消去法によるＶｔｈ分布広がり
を示し、同図（ｂ）が従来の消去法によるＶｔｈ分布広
がりを示している。

【図９】ワード線３本、ビット線３本から構成されるＮ
ＯＲ型フラッシュＥＥＰＲＯＭの一般的なアレイ構成を
示す図である。

【図１０】ＮＯＲ型フラッシュＥＥＰＲＯＭにおいて全
ビット一括消去を行う場合の消去バイアス条件例を示す
図である。

【図１１】ＮＯＲ型フラッシュＥＥＰＲＯＭにおいてメ
モリトランジスタＭＴ₂₂のセルに「１」データを書き込
む場合の書き込みバイアス条件例を示す図である。

【図１２】ＮＯＲ型フラッシュＥＥＰＲＯＭにおいてメ
モリセルトランジスタＭＴ₂₂のデータの内容を読み出す
場合の読み出し時のバイアス条件を示す図である。

【図１３】一般的なＮＯＲ型フラッシュＥＥＰＲＯＭの
消去、書き込み、読み出しの各動作時の設定電圧を示す
図である。

【図１４】過剰消去の問題を説明するための特性図であ
る。

【図１５】ＮＯＲ型フラッシュＥＥＰＲＯＭにおける従
来の消去方法を示すシーケンスフローチャートを示す図
である。

【符号の説明】

ＷＬ１，ＷＬ２，ＷＬ３…ワード線ＢＬＳ１，ＢＬＳ２，ＢＬＳ３…共通ソース線ＢＬＤ１，ＢＬＤ２，ＢＬＤ３…ビット線ＭＴ₁₁，ＭＴ₁₂，ＭＴ₁₃，ＭＴ₂₁，ＭＴ₂₂，ＭＴ₂₃，Ｍ
Ｔ₃₁，ＭＴ₃₂，ＭＴ₃₃…メモリセルトランジスタＣＧ…コントロールゲートＦＧ…フローティングゲート１…Ｎ⁺ソース拡散層２…Ｎ⁺ドレイン拡散層３…トンネル酸化膜４…層間絶縁膜５…Ｐ^-−ＬＡＰＳ／Ａ…読み出し／書き込みラッチＥＱＬ…イコライズ回路ＰＲa ，ＰＲb …プリチャージ回路（ａ），（ｂ）…セルアレイＣＤＣ…カラムデコーダＢＬａ，ＢＬｂ…ビット線

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】ドレイン側からチャネルホットエレクト
ロンにより電子蓄積層中に電子を注入することによりメ
モリセルトランジスタへのデータの書き込みを行う半導
体不揮発性記憶装置であって、ゲートにマイナス電圧を印加し、ドレインにプラス電圧
を印加してドレイン側からＦＮトンネリングにより電子
蓄積層中の電子を引き抜いてデータの消去を行う消去手
段を有する半導体不揮発性記憶装置。
【請求項２】上記消去手段は、ワード線セクタを単位
として、ワード線にマイナス電圧、全ビット線にプラス
電圧を印加してワード線セクタ消去を行う請求項１記載
の半導体不揮発性記憶装置。
【請求項３】上記消去手段は、順次ワード線セクタ毎
に、ワード線にマイナス電圧、全ビット線にプラス電圧
を印加して全ビット一括消去を行う請求項１記載の半導
体不揮発性記憶装置。
【請求項４】メモリセルトランジスタが、ドレイン側
のチャネルホットエレクトロン発生領域に不純物を注入
してなるＬＡＰ構造を有する請求項１、２または３記載
の半導体不揮発性記憶装置。
【請求項５】ワード線にマイナス電圧の消去パルスを
印加し、全ビット線にプラス電圧の消去パルスを印加し
てデータの消去を行う半導体不揮発性記憶装置のデータ
消去方法であって、上記消去パルスを複数の消去パルスに分割し、各消去パルスの印加毎に、ビット毎ベリファイ消去動作
を行う半導体不揮発性記憶装置のデータ消去方法。
【請求項６】上記ビット毎ベリファイ消去動作は、全
ビット線にプラス電圧のビット線パルスを印加し、各消
去パルス印加後、ワード線にベリファイ電圧を印加して
ベリファイ読み出し動作を行い、消去が終了したメモリ
セルトランジスタが接続されたビット線電圧を順次０Ｖ
に設定することにより行われる請求項５記載の半導体不
揮発性記憶装置のデータ消去方法。