KR101458955B1 - 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의프로그램 검증 방법 - Google Patents

넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의프로그램 검증 방법 Download PDF

Info

Publication number
KR101458955B1
KR101458955B1 KR1020080001427A KR20080001427A KR101458955B1 KR 101458955 B1 KR101458955 B1 KR 101458955B1 KR 1020080001427 A KR1020080001427 A KR 1020080001427A KR 20080001427 A KR20080001427 A KR 20080001427A KR 101458955 B1 KR101458955 B1 KR 101458955B1
Authority
KR
South Korea
Prior art keywords
voltage
string
memory cell
applying
program
Prior art date
Application number
KR1020080001427A
Other languages
English (en)
Other versions
KR20090075535A (ko
Inventor
박민건
이진엽
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080001427A priority Critical patent/KR101458955B1/ko
Priority to US12/247,288 priority patent/US7907454B2/en
Publication of KR20090075535A publication Critical patent/KR20090075535A/ko
Application granted granted Critical
Publication of KR101458955B1 publication Critical patent/KR101458955B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

본 발명은 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의 프로그램 방법에 대하여 개시된다. 플래쉬 메모리 장치는 스트링 선택 트랜지스터, 복수개의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 연결된, 적어도 하나 이상의 메모리 스트링을 포함하는 메모리 셀 어레이를 갖는다. 플래쉬 메모리 장치의 프로그램 방법은, 메모리 스트링과 연결되는 비트라인에 선택된 메모리 셀에 프로그램할 데이터를 로딩하는 단계, 선택된 메모리 셀과 연결되는 선택 워드라인에는 프로그램 전압을 인가하고 비선택 워드라인들에는 패스 전압을 인가하여 선택된 메모리 셀을 프로그램하는 단계, 프로그램 후 워드라인들을 접지 전압으로 복원하는 단계, 스트링 선택 라인과 비선택 워드라인들 및 접지 선택 라인에 독출 전압을 인가하고 선택 워드라인에 검증 전압을 인가하여 메모리 스트링과 연결되는 비트라인의 데이터를 센싱하는 단계, 스트링 선택 트랜지스터와 연결되는 스트링 선택 라인에 전원 전압에다가 스트링 선택 트랜지스터의 문턱 전압을 더한 전압을 인가하는 단계, 워드라인들과 접지 선택 트랜지스터와 연결되는 접지 선택 라인에 접지 전압을 인가하는 단계, 메모리 스트링과 연결되는 비트라인을 전원 전압으로 프리차아지시키는 단계, 그리고 선택된 메모리 셀의 프로그램 완료 여부를 판정하는 단계를 포함한다.
플래쉬 메모리 장치, 프로그램 검증, 채널 프리차아지, 패스 전압 윈도우

Description

넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의 프로그램 검증 방법{Program verify method of flash memory device to obtain wide pass voltage window}
본 발명은 비휘발성 메모리 장치에 관한 것으로, 특히 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의 프로그램 검증 방법에 관한 것이다.
플래쉬 메모리 장치는 터널링(tunneling) 현상을 이용하여 데이터를 프로그램하고 소거한다. 플래쉬 메모리 장치는, 우수한 데이터 보존성, 낮은 소비 전력 그리고 외부 충격에 강한 내구성으로 인하여, 휴대용 기기의 보조 기억 장치로 적합하다. 일정한 개수의 메모리 셀들이 직렬로 연결된 낸드 플래쉬 메모리 장치는, 메모리 셀들이 병렬로 연결된 노아(NOR)형 플래쉬 메모리 장치에 비해 메모리 셀의 크기가 상대적으로 작기 때문에, 집적도가 우수하여 대용량의 보조 기억 장치로 더욱 유용하다.
낸드 플래쉬 메모리 장치는, 하나의 비트라인에 직렬 연결된 복수개의 메모리 셀들이 하나의 스트링을 구성하고, 하나의 워드라인에 연결되는 메모리 셀들을 기준으로 페이지 단위로 구분되고, 복수개의 페이지들로 구성된 블락으로 구분된 다. 이러한 구조의 낸드 플래쉬 메모리 장치에서, 독출 동작과 프로그램 동작은 페이지 단위로 이루어지고, 소거 동작은 블락 단위로 이루어진다.
도 1은 낸드 플래쉬 메모리 장치의 프로그램 동작시 전압 인가 방식을 보여주는 도면이다. 도 1을 참조하면, 메모리 셀 어레이(1)는 각각의 메모리 셀이 공통의 워드라인들(WL0-WL31)에 연결되는 메모리 스트링들(A0, A1)로 구성된다. 제1 메모리 스트링(A0)은 제1 비트라인(BL0)에 연결되고, 제2 메모리 스트링(A1)은 제2 비트라인(BL1)에 연결된다. 제1 메모리 스트링(A0)은, 플로팅 게이트를 가지는 메모리 셀 트랜지스터들(MT0A-MT31A)이 직렬로 연결되고, MT0A 메모리 셀 트랜지스터의 드레인은 스트링 선택 라인(SSL)에 연결되는 SG1A 스트링 선택 트랜지스터를 통해 제1 비트라인(BL0)에 연결되고, MT31A 메모리 셀 트랜지스터의 소스는 접지 선택 라인(GSL)에 연결되는 SG2A 접지 선택 트랜지스터를 통해 접지 전압(VSS)에 연결된다. 제2 메모리 스트링(A1)은, 플로팅 게이트를 가지는 메모리 셀 트랜지스터들(MT0B-MT31B)이 직렬로 연결되고, MT0B 메모리 셀 트랜지스터의 드레인은 SG1B 스트링 선택 트랜지스터를 통해 제2 비트라인(BL1)에 연결되고, MT31B 메모리 셀 트랜지스터의 소스는 SG2B 접지 선택 트랜지스터를 통해 접지 전압(VSS)에 연결된다.
소거 동작 후에 진행되는 프로그램 동작은, 도 2와 연계하여 다음과 같이 이루어진다. 예컨대, 제1 메모리 스트링(A0)의 MT13A 메모리 셀을 프로그램한다고 가정하자. 제1 비트라인(BL0)에 0V를 인가하고(210), SG1A 선택 스트링 트랜지스터를 턴온시켜 제1 메모리 스트링(A0)을 제1 비트라인(BL0)에 연결시키고, SG2A 선택 트 랜지스터를 턴오프시키고, 선택된 워드라인(WL13)에 예컨대, 14V 내지 20V 정도의 프로그램 전압(Vpgm)을 인가하고(212, 213), 비선택된 워드라인들(WL0-WL31)에 예컨대, 7V 내지 10V 정도의 패스 전압(Vpass)을 인가한다(211, 214). 이에 따라, MT13A 메모리 셀은 전자들이 채널로부터 플로팅 게이트로 터널링되어 문턱 전압이 양의 값으로 증가한다.
프로그램 동작이 페이지 단위로 이루어지기 때문에, 도 1에서, 선택된 WL13 워드라인에 프로그램 전압(Vpgm)이 인가되면, 제2 메모리 스트링(A1)에 속하면서 선택되지 않은 메모리 셀(MT13B)의 게이트에도 동일한 프로그램 전압(Vpgm)이 인가된다. 즉, 한 페이지 내에는 프로그램되어야 할 메모리 셀(MT13A)과 프로그램되지 않아야 할 메모리 셀(이하 "프로그램 금지 셀(program inhibit cell)이라 칭한다, MT13B)이 하나의 워드라인(WL13)에 연결되고, 선택된 워드라인(WL13)으로 프로그램 전압(Vpgm)이 인가되기 때문에, 프로그램 금지 셀(MT13B)이 프로그램 전압(Vpgm)에 의해서 소프트 프로그램될 수 있다. 이를 프로그램 디스터브(prgram disturbance)라 부른다. 프로그램 금지 셀(MT13B)의 프로그램 디스터브를 방지하기 위하여, 제2 비트라인(BL1)으로 전원 전압(VDD)을 인가하여, 게이트와 채널간의 용량성 결합(capacitive coupling)에 의한 셀프-부스팅(self-boosting)을 이용하여 채널 전압을 상승시킨다. 그 결과, MT13B 메모리 셀의 게이트와 채널 간의 전압 차가 충분히 작아서 전자들이 플로팅 게이트로 터널링되지 않기 때문에, 프로그램이 방지된다.
메모리 스트링들(A0, A1)의 채널 전압은 비선택되는 워드라인들(WL0-WL12, WL14-WL31)에 각각 공급되는 패스 전압(Vpass)에 의존한다. 패스 전압(Vpass)이 높을수록 프로그램 금지 셀이 소프트 프로그램되는 정도를 완화시킬 수 있다. 반면에, 패스 전압(Vpass)이 높아지면, 비선택된 워드라인들(WL0-WL12, WL14-WL31) 각각에 연결된 메모리 셀들이 패스 전압(Vpass)에 의해서 소프트 프로그램될 수 있다. 이를 패스 디스터브(pass disturbance)라 부른다. 따라서, 패스 전압(Vpass)은 이러한 조건들을 고려하여 결정되는 데, 도 3와 같은 윈도우 특성을 갖는다.
다시 도 2에서, 메모리 셀들이 모두 프로그램된 후에는, 해당 메모리 셀들이 올바르게 프로그램되었는 지를 확인하는 검증(verify)이 수행된다. 데이터를 판독하기 위해 비트라인의 전압을 일정한 값으로 만들기 위해, 비트라인을 디스차아지시키고(220) 프리차아지시키는(221) 프로그램 복원 단계와, 비트라인의 데이터를 판독하여 래치하기 위해, 비트라인의 데이터를 디벨롭하고(222) 센싱하고(223) 검증 판독 복원하는(224) 검증 판독 단계로 이루어진다. 메모리 셀들 중 적어도 하나가 충분히 프로그램되지 않으면(225), 앞서 설명한 프로그램 루프 동작이 정해진 프로그램 회수(Number Of Program:NOP) 만큼 반복적으로 수행된다. 다음 프로그램 루프에 사용되는 프로그램 전압은 이전 루프에 사용된 프로그램 전압보다 높게 설정된다.
도 4는 도 2의 검증 판독 단계의 데이터 센싱 단계(223)와 검증 판독 복원 단계(224)에서의 전압 인가 방식을 보여주는 도면이다. 도 4를 참조하면, 데이터 센싱 단계(223)는 스트링 선택 라인(SSL)과 워드라인들(WL0-WL321), 그리고 접지 선택 라인(GSL)을 예컨대 4.5V 정도의 독출 전압(Vread)을 인가하여 비트라인(BL) 의 데이터를 센싱한다. 검증 판독 복원 단계(224)는 비트라인(BL)을 접지 전압(0V)으로 디스차아지시킨다.
만약, 프로그램되어야 할 메모리 셀(MT13A)이 충분히 프로그램되지 않은 경우, 검증 판독 복원 단계(224) 후, 다음 프로그램 루프 시, 비선택된 워드라인들(WL0-WL12, WL14-WL31) 각각에 연결된 메모리 셀들로 패스 전압(Vpass)이 인가된다. 이 때, 메모리 스트링들(A0, A1)의 채널 전압이 접지 전압에서부터 부스팅되기 때문에, 패스 전압(Vpass)을 높여야 한다.
게다가, 어플리케이션(application)의 대용량화와 고속화에 따라, 동일한 칩 사이즈에서 보다 많은 셀 밀도(cell density)를 구현하기 위하여, 낸드 플래쉬 메모리 장치의 소거 동작 단위인 블락의 크기와 독출 및 프로그램 동작의 단위인 페이지의 크기가 커지고 있다. 페이지 단위가 커짐에 따라, 동일한 메모리 셀에 가해지는 프로그램 디스터브가 증가한다. 이에 따라, 도 3에서와 같이, 패스 전압 윈도우가 좁아지는(W1>W2) 문제점이 발생한다.
본 발명의 목적은 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의 프로그램 검증 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 플래쉬 메모리 장치의 프로그램 방법은, 스트링 선택 트랜지스터, 복수개의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 연결된, 적어도 하나 이상의 메모리 스트링을 포함하는 메모리 셀 어레이를 갖는 플래쉬 메모리 장치에 있어서, 스트링 선택 트랜지스터와 연결되는 스트링 선택 라인에 전원 전압에다가 스트링 선택 트랜지스터의 문턱 전압을 더한 전압을 인가하는 (a) 단계, 워드라인들과 접지 선택 트랜지스터와 연결되는 접지 선택 라인에 접지 전압을 인가하는 (b) 단계, 메모리 스트링과 연결되는 비트라인을 전원 전압으로 프리차아지시키는 (c) 단계, 그리고 선택된 메모리 셀의 프로그램 완료 여부를 판정하는 (d) 단계를 포함한다.
본 발명의 일실시예에 따라, 플래쉬 메모리 장치의 프로그램 방법은, (a) 단계 이전에, 메모리 스트링과 연결되는 비트라인에 선택된 메모리 셀에 프로그램할 데이터를 로딩하는 (a-1) 단계, 선택된 메모리 셀과 연결되는 선택 워드라인에는 프로그램 전압을 인가하고 비선택 워드라인들에는 패스 전압을 인가하여 선택된 메모리 셀을 프로그램하는 (a-2) 단계, 프로그램 후 워드라인들을 접지 전압으로 복원하는 (a-3) 단계, 그리고 스트링 선택 라인과 비선택 워드라인들 및 접지 선택 라인에 독출 전압을 인가하고 선택 워드라인에 검증 전압을 인가하여 메모리 스트링과 연결되는 비트라인의 데이터를 센싱하는 (a-4) 단계를 더 포함할 수 있다.
삭제
본 발명의 일실시예에 따라, 플래쉬 메모리 장치의 프로그램 검증 방법은, 선택된 메모리 셀의 워드라인에 프로그램 전압을 인가하고, 비선택된 메모리 셀들의 워드라인들에 패스 전압을 인가하여, 선택된 메모리 셀을 다시 프로그래밍할 수 있다.
본 발명의 일실시예에 따라, 프로그램 전압, 독출 전압 및 패스 전압은 전원 전압보다 높도록 설정되고, 프로그램 전압은 패스 전압보다 높게 설정되는 것이 바람직하다.
본 발명의 플래쉬 메모리 장치의 프로그램 검증 방법에 의하면, 메모리 스트링 내 선택된 메모리 셀이 프로그램 불량인 경우, 메모리 스트링과 연결되는 비트라인을 전원 전압으로 프리차아지시킨 후, 메모리 셀을 재프로그래밍한다. 메모리 스트링의 채널 전압이 전원 전압으로 프리차아지되어 있기 때문에, 재프로그래밍 시, 패스 전압을 낮추더라도 채널 부스팅 효율이 높다. 이에 따라, 플래쉬 메모리 장치의 패스 전압 윈도우가 넓어진다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 일실시예에 따른 프로그램 검증 방법을 설명하는 도면이다. 도 5의 프로그램 검증 방법은, 도 2의 프로그램 검증 방법과 비교하여, 비트라인(BL)을 접지 전압(0V)으로 디스차아지시키는 검증 판독 복원 단계(224) 대신에 비트라인(BL)을 전원 전압(VDD)으로 프리차아지시키는 채널 프리차아지 단계(500)를 포함한다는 점에서만 차이가 있다. 도 5의 프로그램 검증 방법은, 채널 프리차아지 단계(500)를 제외하고는 도 2의 프로그램 검증 방법과 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명은 생략된다.
도 6은 도 5의 채널 프리차아지 단계(500)에서의 전압 인가 방식을 보여주는 도면이다. 도 6을 참조하면, 채널 프리차아지 단계(500)는 비트라인(BL)을 전원 전압(VDD)으로 프리차아지시키고, 스트링 선택 라인(SSL)에는 전원 전압(VDD)에다가 스트링 선택 트랜지스터(SG1A)의 문턱 전압(Vth)을 더한 전압(VDD+Vth)을 인가한다.
채널 프리차아지 단계(500) 후, 다음 프로그램 루프 시, 비선택된 워드라인들(WL0-WL12, WL14-WL31) 각각에 연결된 메모리 셀들로 패스 전압(Vpass)이 인가된다. 이 때, 메모리 스트링들(A0, A1)의 채널 전압이 전원 전압(VDD)으로 프리차아지되어 있기 때문에, 패스 전압(Vpass)을 낮추더라도 채널 부스팅 효율이 높다. 이에 따라, 도 7에 도시된 바와 같이, 패스 전압 윈도우가 넓어지게(W3>W1) 된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술 적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 낸드 플래쉬 메모리 장치의 프로그램 동작시 전압 인가 방식을 보여주는 도면이다.
도 2는 종래의 프로그램 검증 방법을 설명하는 도면이다.
도 3은 도 2의 프로그램 검증 방법에 의한 패스 전압 윈도우 분포를 설명하는 도면이다.
도 4는 도 2의 검증 판독 단계의 데이터 센싱 단계와 검증 판독 복원 단계에서의 전압 인가 방식을 보여주는 도면이다.
도 5는 본 발명의 일실시예에 따른 프로그램 검증 방법을 설명하는 도면이다.
도 6은 도 5의 데이터 센싱 단계 및 채널 프리차아지 단계에서의 전압 인가 방식을 보여주는 도면이다.
도 7은 도 5의 프로그램 검증 방법에 의한 패스 전압 윈도우 분포를 설명하는 도면이다.

Claims (6)

  1. 스트링 선택 트랜지스터, 복수개의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 연결된, 적어도 하나 이상의 메모리 스트링을 포함하는 메모리 셀 어레이를 갖고, 상기 메모리 스트링 내 선택된 메모리 셀을 프로그램하는 플래쉬 메모리 장치의 프로그램 검증 방법에 있어서,
    상기 스트링 선택 트랜지스터와 연결되는 스트링 선택 라인을 전원 전압에다가 상기 스트링 선택 트랜지스터의 문턱 전압을 더한 전압을 인가하는 (a) 단계;
    상기 메모리 셀들과 각각 연결되는 워드라인들과 상기 접지 선택 트랜지스터와 연결되는 접지 선택 라인에 접지 전압을 인가하는 (b) 단계;
    상기 메모리 스트링과 연결되는 비트라인을 전원 전압으로 프리차아지시키는 (c) 단계; 및
    상기 선택된 메모리 셀의 프로그램 완료 여부를 판정하는 (d) 단계를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치의 프로그램 검증 방법.
  2. 제1항에 있어서, 상기 플래쉬 메모리 장치의 프로그램 검증 방법은
    상기 (a) 단계 이전에, 상기 비트라인에 상기 선택된 메모리 셀에 프로그램할 데이터를 로딩하는 (a-1) 단계;
    상기 선택된 메모리 셀과 연결되는 선택 워드라인에는 프로그램 전압을 인가하고, 비선택 워드라인들에는 패스 전압을 인가하여 상기 선택된 메모리 셀을 프로그램하는 (a-2) 단계;
    상기 프로그램 후, 상기 워드라인들을 상기 접지전압으로 복원하는 (a-3) 단계; 및
    상기 스트링 선택 라인과 상기 비선택 워드라인들 및 상기 접지 선택 라인에 독출 전압을 인가하고, 상기 선택 워드라인에 검증 전압을 인가하여 상기 메모리 스트링과 연결되는 상기 비트라인의 데이터를 센싱하는 (a-4) 단계를 더 구비하는 것을 특징으로 하는 플래쉬 메모리 장치의 프로그램 검증 방법.
  3. 제2항에 있어서,
    상기 독출 전압은 상기 전원 전압보다 높게 설정되는 것을 특징으로 하는 플래쉬 메모리 장치의 프로그램 검증 방법.
  4. 제1항에 있어서, 상기 플래쉬 메모리 장치의 프로그램 검증 방법은
    상기 선택된 메모리 셀의 워드라인에 프로그램 전압을 인가하고, 비선택된 메모리 셀들의 워드라인들에 패스 전압을 인가하여, 상기 선택된 메모리 셀을 다시 프로그래밍하는 것을 특징으로 하는 플래쉬 메모리 장치의 프로그램 검증 방법.
  5. 제4항에 있어서,
    상기 프로그램 전압 및 상기 패스 전압은 상기 전원 전압보다 높게 설정되는 것을 특징으로 하는 플래쉬 메모리 장치의 프로그램 검증 방법.
  6. 제5항에 있어서,
    상기 프로그램 전압은 상기 패스 전압보다 높게 설정되는 것을 특징으로 하는 플래쉬 메모리 장치의 프로그램 검증 방법.
KR1020080001427A 2008-01-04 2008-01-04 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의프로그램 검증 방법 KR101458955B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080001427A KR101458955B1 (ko) 2008-01-04 2008-01-04 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의프로그램 검증 방법
US12/247,288 US7907454B2 (en) 2008-01-04 2008-10-08 Method of verifying programming operation of flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080001427A KR101458955B1 (ko) 2008-01-04 2008-01-04 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의프로그램 검증 방법

Publications (2)

Publication Number Publication Date
KR20090075535A KR20090075535A (ko) 2009-07-08
KR101458955B1 true KR101458955B1 (ko) 2014-11-10

Family

ID=40844425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080001427A KR101458955B1 (ko) 2008-01-04 2008-01-04 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의프로그램 검증 방법

Country Status (2)

Country Link
US (1) US7907454B2 (ko)
KR (1) KR101458955B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI486955B (zh) * 2011-03-23 2015-06-01 Macronix Int Co Ltd 快閃記憶體裝置與其程式化方法
US9111620B2 (en) 2012-03-30 2015-08-18 Micron Technology, Inc. Memory having memory cell string and coupling components
US10878923B1 (en) * 2019-06-26 2020-12-29 Sandisk Technologies Llc Partial page sensing mode, method, and apparatus for 3D NAND
KR20210076726A (ko) * 2019-12-16 2021-06-24 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050062060A (ko) * 2003-12-19 2005-06-23 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 프로그램 방법
KR20060064152A (ko) * 2004-12-08 2006-06-13 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR100766241B1 (ko) * 2006-05-10 2007-10-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 프로그램 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10063260B4 (de) * 2000-12-19 2007-11-29 Robert Bosch Gmbh Brennstoffeinspritzventil mit einstellbarem Drall
JP4519612B2 (ja) 2004-11-16 2010-08-04 株式会社東芝 不揮発性半導体記憶装置
US7391654B2 (en) * 2005-05-11 2008-06-24 Micron Technology, Inc. Memory block erasing in a flash memory device
KR100713983B1 (ko) 2005-09-22 2007-05-04 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한프로그램 방법
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050062060A (ko) * 2003-12-19 2005-06-23 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 프로그램 방법
KR20060064152A (ko) * 2004-12-08 2006-06-13 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR100766241B1 (ko) * 2006-05-10 2007-10-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 프로그램 방법

Also Published As

Publication number Publication date
KR20090075535A (ko) 2009-07-08
US20090175087A1 (en) 2009-07-09
US7907454B2 (en) 2011-03-15

Similar Documents

Publication Publication Date Title
US8873297B2 (en) Select gate programming in a memory device
US7298648B2 (en) Page buffer and multi-state nonvolatile memory device including the same
US6330192B1 (en) Nonvolatile semiconductor memory device and method of erasing data of nonvolatile semiconductor memory device
JP3754279B2 (ja) 不揮発性半導体メモリ装置
KR101406228B1 (ko) 프로그램 디스터브 현상을 개선하는 불휘발성 메모리 장치및 그 프로그램 방법
US7251161B2 (en) Semiconductor device and method of controlling said semiconductor device
KR100826653B1 (ko) 낸드 플래시 메모리소자의 소거검증 방법
KR101264019B1 (ko) 반도체 장치의 동작 방법
CN102099867A (zh) 非易失性存储器的擦除-验证处理
KR20080084031A (ko) 불휘발성 메모리 장치의 독출 방법
JP2002157890A (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ消去方法
US9514806B2 (en) Auto low current programming method without verify
KR20090026502A (ko) 플래시 메모리 소자의 동작 방법
KR101458955B1 (ko) 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의프로그램 검증 방법
US20170092368A1 (en) Non-volatile semiconductor memory and erasing method thereof
KR100855962B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 독출방법
JP2005500636A (ja) 高い列リークの存在下にあるｎｏｒフラッシュメモリセル用の正確な検証装置および方法
JP3961989B2 (ja) 半導体記憶装置
JP5081755B2 (ja) 不揮発性半導体記憶装置とその読み出し方法
KR100967010B1 (ko) 불휘발성 메모리 장치 및 그 프로그램 방법
KR20100022228A (ko) 불휘발성 메모리 소자 및 그 동작 방법
KR20130044698A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20090069861A (ko) 비휘발성 메모리 장치의 프로그램 방법
JP2006351112A (ja) 半導体装置
KR0157346B1 (ko) 불휘발성 반도체 메모리의 프로그램 방지방법

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190930

Year of fee payment: 6