JP2630066B2 - 不揮発性半導体記憶装置の消去方法 - Google Patents
不揮発性半導体記憶装置の消去方法Info
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- JP2630066B2 JP2630066B2 JP33744890A JP33744890A JP2630066B2 JP 2630066 B2 JP2630066 B2 JP 2630066B2 JP 33744890 A JP33744890 A JP 33744890A JP 33744890 A JP33744890 A JP 33744890A JP 2630066 B2 JP2630066 B2 JP 2630066B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は不揮発性半導体記憶装置の特に電気的に一
括消去可能なフラッシュEEPROMの消去方法に関するもの
である。
括消去可能なフラッシュEEPROMの消去方法に関するもの
である。
第３図は、IEEE Journal of Solid−State Circuits,
Vol.23,No.5,October 1988年の1157−1163頁に示された
従来のフラッシュEEPROMのブロック図を示す。メモリア
レイ（１）の周辺にＹゲート（２）、ソース線スイッチ
（３）、Ｘデコーダ（４）、Ｙデコーダ（５）が設けら
れている。Ｘデコーダ（４）Ｙデコーダ（５）にはアド
レスレジスタ（６）が接続され、外部から入力されたア
ドレス信号が入力される。メモリアレイ（１）にはＹゲ
ート（２）を介して入力データレジスタ（書き込み回
路）（７）、センスアンプ（８）が接続されている。入
力データレジスタ（７）センスアンプ（８）は入出力バ
ッファ（９）に接続されている。また、プログラム電圧
発生回路（10）、ベリファイ電圧発生回路（11）が設け
られており、外部から供給されたVcc、Vppとは異なる電
圧を発生し、Ｙゲート（２）Ｘデコーダ（４）等に供給
される。外部から入力されたデータにより動作モードの
設定を行うコマンドレジスタ（12）、コマンドデコーダ
（13）が設けられている。さらに、入力信号バッファ
（14）が設けられており、外部からの制御信号▲
▼，▲▼，▲▼が接続されている。
Vol.23,No.5,October 1988年の1157−1163頁に示された
従来のフラッシュEEPROMのブロック図を示す。メモリア
レイ（１）の周辺にＹゲート（２）、ソース線スイッチ
（３）、Ｘデコーダ（４）、Ｙデコーダ（５）が設けら
れている。Ｘデコーダ（４）Ｙデコーダ（５）にはアド
レスレジスタ（６）が接続され、外部から入力されたア
ドレス信号が入力される。メモリアレイ（１）にはＹゲ
ート（２）を介して入力データレジスタ（書き込み回
路）（７）、センスアンプ（８）が接続されている。入
力データレジスタ（７）センスアンプ（８）は入出力バ
ッファ（９）に接続されている。また、プログラム電圧
発生回路（10）、ベリファイ電圧発生回路（11）が設け
られており、外部から供給されたVcc、Vppとは異なる電
圧を発生し、Ｙゲート（２）Ｘデコーダ（４）等に供給
される。外部から入力されたデータにより動作モードの
設定を行うコマンドレジスタ（12）、コマンドデコーダ
（13）が設けられている。さらに、入力信号バッファ
（14）が設けられており、外部からの制御信号▲
▼，▲▼，▲▼が接続されている。
第４図は第３図のメモリセルの断面図を示す。メモリ
セルは半導体基板（15）に形成されたフローティングゲ
ート（16）、コントロールゲート（17）及びソース拡散
領域（18）、ドレイン拡散領域（19）から構成されてい
る。フローティングゲート（16）、半導体基板（15）間
の酸化膜厚は薄く（100Å位）、トンネル現象を利用し
たフローティングゲート（16）への電子の移動を可能と
している。
セルは半導体基板（15）に形成されたフローティングゲ
ート（16）、コントロールゲート（17）及びソース拡散
領域（18）、ドレイン拡散領域（19）から構成されてい
る。フローティングゲート（16）、半導体基板（15）間
の酸化膜厚は薄く（100Å位）、トンネル現象を利用し
たフローティングゲート（16）への電子の移動を可能と
している。
メモリセルの動作は次のようになる。プログラム時に
はドレイン（19）に6.5V程度のプログラム電圧が、コン
トロールゲート（17）にVpp（12V）が印加され、ソース
（18）は接地される。このためメモリセルはオンして電
流が流れる。この時、ドレイン（19）近傍でアンバラン
シェ降伏が生じ、電子・正孔対が発生する。この正孔対
は半導体基板（15）を通じ接地電位に流れ、電子はチャ
ネル方向に流れてソース（18）に流れ込む。しかし、一
部の電子はフローティングゲート（16）・ドレイン（1
9）間の電界に加速されてフローティングゲート（16）
に注入される。こうして、メモリセルのしきい値を上げ
る。これを情報“0"の記憶と定義する。一方、消去はド
レイン（19）をオープン，コントロールゲート（17）を
接地し、（18）にVppを印加して行われる。ソース（1
8），フローティングゲート（16）間の電界のためトン
ネル現象が生じ、フローティングゲート（16）中の電子
の引き抜きが起こる。こうして、メモリセルのしきい値
は下がる。これを情報“1"の記憶と定義する。
はドレイン（19）に6.5V程度のプログラム電圧が、コン
トロールゲート（17）にVpp（12V）が印加され、ソース
（18）は接地される。このためメモリセルはオンして電
流が流れる。この時、ドレイン（19）近傍でアンバラン
シェ降伏が生じ、電子・正孔対が発生する。この正孔対
は半導体基板（15）を通じ接地電位に流れ、電子はチャ
ネル方向に流れてソース（18）に流れ込む。しかし、一
部の電子はフローティングゲート（16）・ドレイン（1
9）間の電界に加速されてフローティングゲート（16）
に注入される。こうして、メモリセルのしきい値を上げ
る。これを情報“0"の記憶と定義する。一方、消去はド
レイン（19）をオープン，コントロールゲート（17）を
接地し、（18）にVppを印加して行われる。ソース（1
8），フローティングゲート（16）間の電界のためトン
ネル現象が生じ、フローティングゲート（16）中の電子
の引き抜きが起こる。こうして、メモリセルのしきい値
は下がる。これを情報“1"の記憶と定義する。
第５図は第３図のメモリアレイの書き込み回路の回路
図を示す。メモリセルはそのドレイン（19）がビット線
（24）に、コントロールゲート（17）がワード線（25）
に接続されている。ワード線（25）はＸデコーダ（４）
に接続されており、ビット線（24）はＹデコーダ（５）
の出力がゲートに入力されるＹゲートトランジスタ
（２）を介してI/O線（27）に接続される。I/O線（27）
にはセンスアンプ（８）書き込み回路（７）が接続さ
れ、ソース線（28）はソース線スイッチ（３）に接続さ
れている。
図を示す。メモリセルはそのドレイン（19）がビット線
（24）に、コントロールゲート（17）がワード線（25）
に接続されている。ワード線（25）はＸデコーダ（４）
に接続されており、ビット線（24）はＹデコーダ（５）
の出力がゲートに入力されるＹゲートトランジスタ
（２）を介してI/O線（27）に接続される。I/O線（27）
にはセンスアンプ（８）書き込み回路（７）が接続さ
れ、ソース線（28）はソース線スイッチ（３）に接続さ
れている。
次に動作について説明する。
第５図中の点線で囲んだメモリセルに書き込みを行う
場合について説明する。外部から入力されたデータに応
じて書き込み回路（７）が活性化され、I/O線（27）に
プログラム電圧が供給される。同時に、アドレス信号に
よりＹデコーダ（５）Ｘデコーダ（４）を通じてＹゲー
ト（26）ワード線（25）が選択されてVppが印加され
る。ソース線（28）はプログラム時にはソース線スイッ
チ（３）により接地されている。こうして、図中の１個
のセルのみに電流が流れ、ホットエレクトロンが発生し
そのしきい値電圧が高くなる。
場合について説明する。外部から入力されたデータに応
じて書き込み回路（７）が活性化され、I/O線（27）に
プログラム電圧が供給される。同時に、アドレス信号に
よりＹデコーダ（５）Ｘデコーダ（４）を通じてＹゲー
ト（26）ワード線（25）が選択されてVppが印加され
る。ソース線（28）はプログラム時にはソース線スイッ
チ（３）により接地されている。こうして、図中の１個
のセルのみに電流が流れ、ホットエレクトロンが発生し
そのしきい値電圧が高くなる。
消去は次のように行われる。まず、Ｘデコーダ（４）
デコーダ（５）が非活性化され、すべてのメモリセルが
非選択にされる。即ち、各メモリセルのコントロールゲ
ート（17）が接地され、ドレイン（19）はオープンにさ
れる一方、ソース線（28）にはソース線スイッチ（３）
により高電圧が供給される。こうして、トンネル現象に
よりメモリセルのしきい値は低い方にシフトする。ソー
ス線（28）は共通であるので、消去は全メモリセル一括
して行われる。
デコーダ（５）が非活性化され、すべてのメモリセルが
非選択にされる。即ち、各メモリセルのコントロールゲ
ート（17）が接地され、ドレイン（19）はオープンにさ
れる一方、ソース線（28）にはソース線スイッチ（３）
により高電圧が供給される。こうして、トンネル現象に
よりメモリセルのしきい値は低い方にシフトする。ソー
ス線（28）は共通であるので、消去は全メモリセル一括
して行われる。
次に読み出し動作について説明する。書き込みと同様
に第５図中の点線で囲まれたメモリセルの読み出しにつ
いて説明する。まず、アドレス信号がＹデコーダ（５）
Ｘデコーダ（４）によってデコードされ、選択されたＹ
ゲート（26）とワード線（25）が“H"となる。この時、
ソース線（28）はソース線スイッチ（３）によって接地
される。こうして、メモリセルが書き込まれてそのしき
い値が高ければ、メモリセルのコントロールゲート（1
7）にワード線（25）によって“H"が与えられてもメモ
リセルはオンせず、ビット線（24）からソース線（28）
に電流は流れない。一方、メモリセルが消去されている
時には、逆にメモリセルはオンするため、ビット線（2
4）からソース線（28）に電流が流れる。メモリセルを
介して電流が流れるか否かをセンスアンプ（８）で検出
して、読み出しデータ“1"“0"を得る。
に第５図中の点線で囲まれたメモリセルの読み出しにつ
いて説明する。まず、アドレス信号がＹデコーダ（５）
Ｘデコーダ（４）によってデコードされ、選択されたＹ
ゲート（26）とワード線（25）が“H"となる。この時、
ソース線（28）はソース線スイッチ（３）によって接地
される。こうして、メモリセルが書き込まれてそのしき
い値が高ければ、メモリセルのコントロールゲート（1
7）にワード線（25）によって“H"が与えられてもメモ
リセルはオンせず、ビット線（24）からソース線（28）
に電流は流れない。一方、メモリセルが消去されている
時には、逆にメモリセルはオンするため、ビット線（2
4）からソース線（28）に電流が流れる。メモリセルを
介して電流が流れるか否かをセンスアンプ（８）で検出
して、読み出しデータ“1"“0"を得る。
さて、EEPROMでは消去は紫外線照射によってなされる
ため、フローティングゲートが電気的に中性になると、
それ以上にはフローティングゲートから電子は引き抜か
れず、メモリトランジスタのしきい値は1V程度以下には
ならない。一方、トンネル現象を利用した電子の引き抜
きでは、フローティングゲートから電子が過剰に引き抜
かれ、フローティングゲートが正に帯電してしまうとい
うことが起こり得る。この現象を過消去（もしくは過剰
消去）と呼ぶ。メモリトランジスタのしきい値が負にな
ってしまうため、その後の読み出し・書き込みに支障を
きたす。すなわち、読み出し時に非選択でワード線のレ
ベルが“L"であり、メモリトランジスタのコントロール
ゲートに印加されるレベルが“L"であっても、メモリト
ランジスタを介してビット線から電流が流れてしまうの
で、同一ビット線上の読み出しを行なおうとするメモリ
セルが、書き込み状態でしきい値が高くとも“1"を読み
出してしまう。また、書き込み時においても過消去され
たメモリセルを介してリーク電流が流れるため、書き込
み特性が劣化しさらには書き込み不能になってしまう。
このため、消去時に読み出しを行って消去が正しく行わ
れたかをチェックし（消去ベリファイとよぶ）、消去さ
れないビットがある場合には再度消去を行う方法を取っ
て、メモリセルに余分な消去パルスが印加されるのを防
ぐ方法が取られている。第６図はこのようなベリファイ
動作を含んだ消去及びプログラムのフローチャート、第
７図はそれらをそれぞれのタイミング波形図にした場合
を示す。これらの図及び第３図を用いて、消去及びプロ
グラムの各工程について説明する。従来のフラッシュEE
PROMでは消去及びプログラムのモード設定は入力データ
の組合せで行なわれる。つまり▲▼の立上り時の入
力データによりモード設定がなされる。
ため、フローティングゲートが電気的に中性になると、
それ以上にはフローティングゲートから電子は引き抜か
れず、メモリトランジスタのしきい値は1V程度以下には
ならない。一方、トンネル現象を利用した電子の引き抜
きでは、フローティングゲートから電子が過剰に引き抜
かれ、フローティングゲートが正に帯電してしまうとい
うことが起こり得る。この現象を過消去（もしくは過剰
消去）と呼ぶ。メモリトランジスタのしきい値が負にな
ってしまうため、その後の読み出し・書き込みに支障を
きたす。すなわち、読み出し時に非選択でワード線のレ
ベルが“L"であり、メモリトランジスタのコントロール
ゲートに印加されるレベルが“L"であっても、メモリト
ランジスタを介してビット線から電流が流れてしまうの
で、同一ビット線上の読み出しを行なおうとするメモリ
セルが、書き込み状態でしきい値が高くとも“1"を読み
出してしまう。また、書き込み時においても過消去され
たメモリセルを介してリーク電流が流れるため、書き込
み特性が劣化しさらには書き込み不能になってしまう。
このため、消去時に読み出しを行って消去が正しく行わ
れたかをチェックし（消去ベリファイとよぶ）、消去さ
れないビットがある場合には再度消去を行う方法を取っ
て、メモリセルに余分な消去パルスが印加されるのを防
ぐ方法が取られている。第６図はこのようなベリファイ
動作を含んだ消去及びプログラムのフローチャート、第
７図はそれらをそれぞれのタイミング波形図にした場合
を示す。これらの図及び第３図を用いて、消去及びプロ
グラムの各工程について説明する。従来のフラッシュEE
PROMでは消去及びプログラムのモード設定は入力データ
の組合せで行なわれる。つまり▲▼の立上り時の入
力データによりモード設定がなされる。
まず、プログラムの場合について説明する。初めに、
Vcc,Vppが立上げられ（ステップS1）、続いて▲▼
が立下げられる。この後▲▼の立上がりで、入力デ
ータ（40H）がコマンドレジスタ（12）にラッチされる
（ステップS2）。その後、入力データがコマンドデコー
ダ（13）でデコードされ、動作モードがプログラムモー
ドとなる。続いて▲▼が再度立下げられ、アドレス
レジスタ（６）に外部からのアドレスがラッチされ、▲
▼の立上がりでデータが書き込み回路（７）にラッ
チされる。（ステップS3）。次に、プログラムパルスが
プログラム電圧発生回路（10）により発生され、Ｘデコ
ーダ（４）Ｙデコーダ（５）に印加される。こうして前
述したように、プログラムが行われる（ステップS4）。
次に▲▼を立下げて、続く▲▼の立上がりで、
入力データ（C0H）がコマンドレジスタ（12）にラッチ
され、動作モードがプログラムベリファイモードとなる
（ステップS5）。この時、消去・プログラムベリファイ
電圧発生回路（11）により、チップ内部でプログラムベ
リファイ電圧（〜7.0V）が発生され、Ｘデコーダ（４）
Ｙデコーダ（５）に印加される。メモリセルのコントロ
ールゲート（17）に与えられる電圧が通常の読み出し時
（5V）より高いため、書き込み不十分なメモリセルはオ
ンし易くなり、書き込み不良がより確実に発見できるよ
うになる。次に、読み出しを行ない（ステップS7）、書
き込みデータの確認を行なう（ステップS8）。この時、
書き込み不十分であれば、さらに書き込みを繰り返す。
書き込みがなされていれば、動作モードを読み出しモー
ドに設定して（ステップS9）プログラムを終了する。
Vcc,Vppが立上げられ（ステップS1）、続いて▲▼
が立下げられる。この後▲▼の立上がりで、入力デ
ータ（40H）がコマンドレジスタ（12）にラッチされる
（ステップS2）。その後、入力データがコマンドデコー
ダ（13）でデコードされ、動作モードがプログラムモー
ドとなる。続いて▲▼が再度立下げられ、アドレス
レジスタ（６）に外部からのアドレスがラッチされ、▲
▼の立上がりでデータが書き込み回路（７）にラッ
チされる。（ステップS3）。次に、プログラムパルスが
プログラム電圧発生回路（10）により発生され、Ｘデコ
ーダ（４）Ｙデコーダ（５）に印加される。こうして前
述したように、プログラムが行われる（ステップS4）。
次に▲▼を立下げて、続く▲▼の立上がりで、
入力データ（C0H）がコマンドレジスタ（12）にラッチ
され、動作モードがプログラムベリファイモードとなる
（ステップS5）。この時、消去・プログラムベリファイ
電圧発生回路（11）により、チップ内部でプログラムベ
リファイ電圧（〜7.0V）が発生され、Ｘデコーダ（４）
Ｙデコーダ（５）に印加される。メモリセルのコントロ
ールゲート（17）に与えられる電圧が通常の読み出し時
（5V）より高いため、書き込み不十分なメモリセルはオ
ンし易くなり、書き込み不良がより確実に発見できるよ
うになる。次に、読み出しを行ない（ステップS7）、書
き込みデータの確認を行なう（ステップS8）。この時、
書き込み不十分であれば、さらに書き込みを繰り返す。
書き込みがなされていれば、動作モードを読み出しモー
ドに設定して（ステップS9）プログラムを終了する。
次に消去の場合について説明する。初めに、Vcc,Vpp
が立上げられ、（ステップS10）、続いて前述のプログ
ラムフローを用いて全ビットに“0"の書き込みを行なう
（ステップS11）。これは消去されたメモリセルをさら
に消去すると、メモリセルが過消去されるためである。
次に▲▼を立下げて、続く▲▼の立上がりで消
去コマンド（20H）を入力する（ステップS12）。続い
て、▲▼を再度立下げて、続く▲▼の立上がり
で消去コマンド（20H）を入力する（ステップS13）。こ
の時チップ内部で消去パルスが発生され、続く▲▼
の立下がりまでソース線スイッチ（３）を通じて、メモ
リセルのソース（18）にVppが印加される。（ステップS
14）。この立下がりでアドレスもラッチされる。続く▲
▼の立上がりで消去ベリファイコマンド（A0H）が
ラッチされて、動作モードが消去ベリファイモードとな
る（ステップS15）。この時、消去・プログラムベリフ
ァイ電圧発生回路（11）により、消去ベリファイ電圧
（〜3.2V）が発生され、Ｘデコーダ（４）Ｙデコーダ
（５）に印加される。メモリセルのコントロールゲート
（17）に与えられる電圧が、通常の読み出し時（5V）よ
り低いため、消去不十分なメモリセルはオンしにくくな
り、消去不良がより確実に発見できるようになる。次
に、読み出しを行ない（ステップS16）、消去データの
確認を行う。この時、消去不十分であれば、さらに消去
を繰り返す。消去されていれば、アドレスをインクリメ
ントし（ステップS17）、次のアドレスの消去データの
ベリファイを行なう。ベリファイしたアドレスがラスト
アドレスならば（ステップS18）、動作モードを読み出
しモードに設定して（ステップS19）消去を終了する。
が立上げられ、（ステップS10）、続いて前述のプログ
ラムフローを用いて全ビットに“0"の書き込みを行なう
（ステップS11）。これは消去されたメモリセルをさら
に消去すると、メモリセルが過消去されるためである。
次に▲▼を立下げて、続く▲▼の立上がりで消
去コマンド（20H）を入力する（ステップS12）。続い
て、▲▼を再度立下げて、続く▲▼の立上がり
で消去コマンド（20H）を入力する（ステップS13）。こ
の時チップ内部で消去パルスが発生され、続く▲▼
の立下がりまでソース線スイッチ（３）を通じて、メモ
リセルのソース（18）にVppが印加される。（ステップS
14）。この立下がりでアドレスもラッチされる。続く▲
▼の立上がりで消去ベリファイコマンド（A0H）が
ラッチされて、動作モードが消去ベリファイモードとな
る（ステップS15）。この時、消去・プログラムベリフ
ァイ電圧発生回路（11）により、消去ベリファイ電圧
（〜3.2V）が発生され、Ｘデコーダ（４）Ｙデコーダ
（５）に印加される。メモリセルのコントロールゲート
（17）に与えられる電圧が、通常の読み出し時（5V）よ
り低いため、消去不十分なメモリセルはオンしにくくな
り、消去不良がより確実に発見できるようになる。次
に、読み出しを行ない（ステップS16）、消去データの
確認を行う。この時、消去不十分であれば、さらに消去
を繰り返す。消去されていれば、アドレスをインクリメ
ントし（ステップS17）、次のアドレスの消去データの
ベリファイを行なう。ベリファイしたアドレスがラスト
アドレスならば（ステップS18）、動作モードを読み出
しモードに設定して（ステップS19）消去を終了する。
従来のフラッシュEEPROMの消去方法は以上のように構
成されていたので、一括消去する前に全ビットに“0"の
書き込みを行なうので、すでに書き込まれた状態のビッ
トと消去状態のビットで、一括消去前のメモリセルのV
THがばらついてしまいさらに、その結果、一括消去後の
メモリセルのVTHもばらついてしまうという問題点があ
った。
成されていたので、一括消去する前に全ビットに“0"の
書き込みを行なうので、すでに書き込まれた状態のビッ
トと消去状態のビットで、一括消去前のメモリセルのV
THがばらついてしまいさらに、その結果、一括消去後の
メモリセルのVTHもばらついてしまうという問題点があ
った。
この発明は上記のような問題点を解消するためになさ
れたもので、消去前のメモリセルのVTHのばらつきを抑
え、さらに消去後のメモリセルのVTHも抑えることを目
的とする。
れたもので、消去前のメモリセルのVTHのばらつきを抑
え、さらに消去後のメモリセルのVTHも抑えることを目
的とする。
この発明に係るフラッシュEEPROMの消去方法は、消去
時に記憶情報を読み出し、その反転情報を書き込むこと
により、消去状態のビットのみに“0"の書き込みを行
い、その後、消去するようにしたものである。
時に記憶情報を読み出し、その反転情報を書き込むこと
により、消去状態のビットのみに“0"の書き込みを行
い、その後、消去するようにしたものである。
この発明におけるフラッシュEEPROMの消去方法は、記
憶情報の反転情報を書き込むことにより、消去状態のビ
ッオのみに“0"の書き込みを行ない、すでに書き込まれ
た状態のビットと消去状態のビットで、消去前のメモリ
セルのVTHのばらつきを抑える。
憶情報の反転情報を書き込むことにより、消去状態のビ
ッオのみに“0"の書き込みを行ない、すでに書き込まれ
た状態のビットと消去状態のビットで、消去前のメモリ
セルのVTHのばらつきを抑える。
以下、この発明の一実施例を図について説明する。第
１図（ａ）はこの発明の一実施例である記憶情報を読み
出し、その反転情報を書き込むフローチャート、第１図
（ｂ）はこの発明の一実施例である消去のフローチャー
ト、第２図は第１図（ａ）のタイミング波形図である。
１図（ａ）はこの発明の一実施例である記憶情報を読み
出し、その反転情報を書き込むフローチャート、第１図
（ｂ）はこの発明の一実施例である消去のフローチャー
ト、第２図は第１図（ａ）のタイミング波形図である。
第１図および第２図を用いて消去方法について説明す
る。初めに、Vcc,Vppが立上げられる（ステップS10）。
次に、▲▼を立下げて、続く▲▼の立上がりで
読み出しコマンド（00H）を入力し（ステップS20）、読
み出しを行なう（ステップS21）。次に▲▼を立下
げて、続く▲▼の立上がりで、プログラムコマンド
（40H）を入力する（ステップS2）。次に▲▼を立
下がりでアドレスを、立上がりで読み出し情報の反転情
報を入力する（ステップS3）。プログラムベリファイ
（ステップS6）でプログラムがなされていればアドレス
をインクリメントし、次のアドレスの読み出し及びプロ
グラムを行なう。ベリファイしたアドレスがラストアド
レスならば、動作モードを読み出しモードに設定してプ
ログラムを終了し、消去を行なう（ステップS12以
降）。
る。初めに、Vcc,Vppが立上げられる（ステップS10）。
次に、▲▼を立下げて、続く▲▼の立上がりで
読み出しコマンド（00H）を入力し（ステップS20）、読
み出しを行なう（ステップS21）。次に▲▼を立下
げて、続く▲▼の立上がりで、プログラムコマンド
（40H）を入力する（ステップS2）。次に▲▼を立
下がりでアドレスを、立上がりで読み出し情報の反転情
報を入力する（ステップS3）。プログラムベリファイ
（ステップS6）でプログラムがなされていればアドレス
をインクリメントし、次のアドレスの読み出し及びプロ
グラムを行なう。ベリファイしたアドレスがラストアド
レスならば、動作モードを読み出しモードに設定してプ
ログラムを終了し、消去を行なう（ステップS12以
降）。
なお、上記実施例では一括消去の場合について説明し
たが、セクター消去の機能を持つフラッシュEEPROMに対
しても同様の消去方法を適用することができる。
たが、セクター消去の機能を持つフラッシュEEPROMに対
しても同様の消去方法を適用することができる。
以上のようにこの発明によれば、消去時に記憶情報を
読み出してその反転情報を書き込むことにより、消去情
報のビットのみに“0"の書き込みを行ない、その後消去
するようにしたので、すでに書き込まれた状態のビット
と消去状態のビットで、消去前のメモリセルのVTHのば
らつきを抑えることができ、各ビットの消去時間が均一
になり、消去時間が長いビットを消している内に、消去
時間が短いビットが過消去になりにくくなるという効果
がある。
読み出してその反転情報を書き込むことにより、消去情
報のビットのみに“0"の書き込みを行ない、その後消去
するようにしたので、すでに書き込まれた状態のビット
と消去状態のビットで、消去前のメモリセルのVTHのば
らつきを抑えることができ、各ビットの消去時間が均一
になり、消去時間が長いビットを消している内に、消去
時間が短いビットが過消去になりにくくなるという効果
がある。
第１図（ａ）はこの発明の一実施例である不揮発性半導
体記憶装置の記憶情報を読み出しその反転情報を書き込
む場合のフローチャート用、 第１図（ｂ）はこの発明の一実施例である同じく消去の
場合のフローチャート図、 第２図は第１図（ａ）のタイミング波形図、 第３図は従来例のフラッシュEEPROMのブロック図、 第４図は第３図のメモリセルの断面図、 第５図は第３図のメモリアレイの書き込み回路の回路
図、 第６図（ａ）（ｂ）は第３図のベリファイ動作を含むプ
ログラム時（ａ）および消去時（ｂ）のフローチャー
ト、 第７図（ａ）（ｂ）は第６図（ａ）（ｂ）のタイミング
波形図である。
体記憶装置の記憶情報を読み出しその反転情報を書き込
む場合のフローチャート用、 第１図（ｂ）はこの発明の一実施例である同じく消去の
場合のフローチャート図、 第２図は第１図（ａ）のタイミング波形図、 第３図は従来例のフラッシュEEPROMのブロック図、 第４図は第３図のメモリセルの断面図、 第５図は第３図のメモリアレイの書き込み回路の回路
図、 第６図（ａ）（ｂ）は第３図のベリファイ動作を含むプ
ログラム時（ａ）および消去時（ｂ）のフローチャー
ト、 第７図（ａ）（ｂ）は第６図（ａ）（ｂ）のタイミング
波形図である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−157699（ＪＰ，Ａ) 特開 平１−273296（ＪＰ，Ａ) 特開 平３−203097（ＪＰ，Ａ)
Claims (1)
- 【請求項１】少なくとも行及び列方向にアレイ状に配置
され、電気的に情報の書き込み・消去が可能な不揮発性
メモリトランジスタを含む複数個のメモリセルと、外部
から入力されたアドレス信号をデコードし、行及び列方
向の選択を行うＸデコーダ及びＹデコーダと、メモリセ
ルに記憶された情報が“1"であるか“0"であるかを判定
するセンスアンプとを備え、電気的に情報の書き込み・
消去が可能な不揮発性半導体記憶装置において、消去時
に記憶情報を読み出し、その反転情報を書き込むことに
より、消去状態のビットのみに“0"の書き込みを行い、
その後、消去するようにしたことを特徴とする不揮発性
半導体記憶装置の消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33744890A JP2630066B2 (ja) | 1990-11-30 | 1990-11-30 | 不揮発性半導体記憶装置の消去方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33744890A JP2630066B2 (ja) | 1990-11-30 | 1990-11-30 | 不揮発性半導体記憶装置の消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04206095A JPH04206095A (ja) | 1992-07-28 |
| JP2630066B2 true JP2630066B2 (ja) | 1997-07-16 |
Family
ID=18308730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33744890A Expired - Lifetime JP2630066B2 (ja) | 1990-11-30 | 1990-11-30 | 不揮発性半導体記憶装置の消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630066B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607862A (ja) * | 1983-06-27 | 1985-01-16 | テルモ株式会社 | カテ−テル用ガイドワイヤ |
| US4554929A (en) * | 1983-07-13 | 1985-11-26 | Advanced Cardiovascular Systems, Inc. | Catheter guide wire with short spring tip and method of using the same |
| JPS6063066A (ja) * | 1983-09-16 | 1985-04-11 | テルモ株式会社 | カテ−テル用ガイドワイヤ |
| JPS6145775A (ja) * | 1984-08-07 | 1986-03-05 | テルモ株式会社 | 医療用チューブガイドワイヤーおよびその製造方法 |
| US4763647A (en) * | 1987-01-06 | 1988-08-16 | C. R. Bard, Inc. | Dual coil steerable guidewire |
| JP2614357B2 (ja) * | 1990-10-19 | 1997-05-28 | 富士通株式会社 | 一括消去型ｅ▲上２▼ｐｒｏｍの予備書込み方法 |
-
1990
- 1990-11-30 JP JP33744890A patent/JP2630066B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04206095A (ja) | 1992-07-28 |
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