JP3181708B2 - 不揮発性半導体記憶装置の動作方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば記憶するべき
情報を電気的に書き込んだり、記憶した情報を電気的に
消去するようにしたフラッシュメモリ（フラッシュＥＥ
ＰＲＯＭ）などの不揮発性半導体記憶装置の動作方法に
関し、特に複数の消去信号発生回路がそれぞれ発生する
パルス幅の異なる消去信号を選択的に出力することによ
り、情報の消去を完了するまでの時間を短縮できると共
に、いわゆる過消去を防止することができる不揮発性半
導体記憶装置の動作方法に関するものである。

【０００２】

【従来の技術】一般に、例えば電子機器などにおいて、
細かい設定状態やパラメータなどの情報を記憶し、か
つ、記憶した情報を電子機器の電源をオフにした後も保
持できるようにするためには、例えばＲＡＭやＥＰＲＯ
Ｍなどを用いることによってその目的を達成している。
ＲＡＭの場合においては、電源供給を停止すると保持し
ていた情報が失われてしまうので、バッテリでバックア
ップするようにし、また、ＥＰＲＯＭの場合はバッテリ
によるバックアップを行う必要がないものの、一旦情報
を書き込むと、電気的に情報の消去を行うことができな
いので、書き込んだ情報を消去するためには紫外線消去
装置を用いることが必要である。

【０００３】ところで、ＲＡＭやＥＰＲＯＭに代表され
るような記憶素子を電子機器などに搭載し、簡単な回路
構成で使用でき、書き込んだ情報を簡単に保持できるよ
うにするためには、書き込んだ情報を紫外線消去装置を
用いることなく使用でき、かつ、バックアップ用の電池
を用いなくとも記憶した情報を保持できるようにするこ
とが必要である。

【０００４】従来、このような要求に応えるものとし
て、例えば図３〜図１０に示すようなフラッシュメモリ
が提案されている。図３はＩＥＥＥ ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖ
ｏｌ．２３，Ｎｏ．５，Ｏｃｔｏｂｅｒ １９８８．１
１５７〜１１６３（１９８８年１０月刊行 米国電気・
電子学会 半導体回路誌 第２３巻第５番 １１５７頁
から１１６３頁）に示されているフラッシュメモリ（フ
ラッシュＥＥＰＲＯＭ）の構成を示すブロック図、図４
〜図６は図３に示すフラッシュメモリ要部を示す構成
図、回路図及びブロック図、図７〜図１０は図３に示す
フラッシュメモリの動作をそれぞれ示すフローチャート
である。

【０００５】図において、メモリセルアレイ１の周辺に
はＹゲート２とソース線スイッチ３とＸデコーダ４とＹ
デコーダ５とが設けられている。Ｘデコーダ４及びＹデ
コーダ５にはアドレスレジスタ６が接続され、外部から
入力されたアドレス信号が入力される。メモリセルアレ
イ１にはＹゲート２を介して書き込み回路７とセンスア
ンプ８とが接続される。書き込み回路７とセンスアンプ
８は入出力バッファ９に接続される。

【０００６】プログラム電圧発生回路１０と消去確認電
圧発生回路１１が設けられていて、外部から供給された
電源Ｖｃｃ、Ｖｐｐとは異なる電圧が発生され、この電
圧がＹゲート２、Ｘデコーダ４、Ｙデコーダ５に与えら
れる。外部から入力されたコマンドデータにより、動作
モードの設定を行うコマンドレジスタ１２とコマンドデ
コーダ１３が設けられていて、更に制御回路１４には外
部から制御信号／ＷＥ、／ＣＥ、／ＯＥが与えられる。

【０００７】図４は図３に示したメモリセルアレイ１を
構成するメモリセルの断面図である。図４に示すよう
に、メモリセルは半導体基板１５上に形成されたフロー
ティングゲート１６とコントロールゲート１７とソース
拡散領域１８とドレイン拡散領域１９とを含む。フロー
ティングゲート１６と基板１５との間の酸化膜厚は例え
ば１００オングストローム程と薄く、トンネル現象を利
用したフローティングゲート１６の電子の移動を可能と
している。メモリセルの動作は次のようになる。すなわ
ち、プログラム時には、ドレイン拡散領域１９に６.５
Ｖ程度のプログラム電圧が与えられ、コントロールゲー
ト１７には電源Ｖｐｐ（１２Ｖ）が与えられ、ソース拡
散領域１８は接地される。

【０００８】このため、メモリセルがオンして電流が流
れる。このとき、ドレイン拡散領域１９の近傍でアバラ
ンシェ降伏が生じ、電子、ホール対が発生する。ホール
は基板１５を通じて接地側に流れ、電子はチャンネル方
向に流れてドレイン拡散領域１９に流れ込む。そして一
部の電子はフローティングゲート１６とドレイン拡散領
域１９との間の電界で加速されてフローティングゲート
１６に注入される。このようにして、メモリセルのしき
い値電圧を上げる。これを情報“０”の記録と定義され
る。

【０００９】一方、消去はドレイン拡散領域１９をオー
プンにし、コントロールゲート１７を接地し、ソース拡
散領域１８に電源Ｖｐｐを印加して行われる。ソース拡
散領域１８とフローティングゲート１６との間の電位差
のため、トンネル現象が生じ、フローティングゲート１
６中の電子の引き抜きが起こる。このようにして、メモ
リセルのしきい値が下がる。これを情報“１”の記録と
定義する。

【００１０】図５は図３に示したメモリセルアレイ１の
構成を示す回路図である。この図５に示すように、メモ
リセルアレイ１はそのドレインがビット線２４に接続さ
れ、コントロールゲート１７がワード線２５に接続され
ている。ワード線２５はＸデコーダ４に接続され、ビッ
ト線２４はＹデコーダ５の出力がそのゲートに入力され
るＹゲート２のＹゲートトランジスタ２６を介してＩ／
Ｏ線２７に接続される。Ｉ／Ｏ線２７にはセンスアンプ
８及び書き込み回路７が接続され、ソース線２８はソー
ス線スイッチ３に接続されている。

【００１１】次に、図３〜図５を参照して従来のフラッ
シュＥＥＰＲＯＭの動作について説明する。まず、図５
に示した点線で囲まれたメモリセルにデータを書き込む
場合の動作について説明する。外部から入出力バッファ
９を介して入力されたデータに応じて、書き込み回路７
が活性化され、Ｉ／Ｏ線２７にプログラム電圧が供給さ
れる。同時に、アドレスレジスタ６からのアドレス信号
によりＹデコーダ５及びＸデコーダ４を介してＹゲート
トランジスタ２６、ワード線２５が選択され、電源Ｖｐ
ｐがメモリセルに印加される。ソース線２８はプログラ
ム時にはソース線スイッチ３により接地される。このよ
うにして、図５中の１個のメモリセルのみに電流が流
れ、ホットエレクトロンが発生し、そのしきい値電圧が
高くなる。

【００１２】一方、消去は以下のようにして行われる。
まず、Ｘデコーダ４及びＹデコーダ５が非活性化され、
全てのメモリセルが非選択にされる。すなわち、各メモ
リセルのワード線２５が接地され、ドレインはオープン
にされる。一方、ソース線２８にはソース線スイッチ３
により高電圧が与えられる。このようにして、トンネル
現象によりメモリセルのしきい値は低い方にシフトす
る。ソース線２８は共通であるため、消去は全てのメモ
リセルへ一括して行われる。

【００１３】次に、読み出し動作について説明する。書
き込み動作と同様にして、図５の点線で囲まれたメモリ
セルの読み出しについて説明する。まず、アドレス信号
がＹデコーダ５とＸデコーダ４とによってデコードさ
れ、選択されたＹゲート２とワード線２５が“Ｈ”とな
る。このとき、ソース線２８はソース線スイッチ３によ
って接地される。このようにして、メモリセルにデータ
が書き込まれてそのしきい値が高ければ、メモリセルの
コントロールゲート１７にワード線２５から“Ｈ”レベ
ル信号が与えられてもメモリセルはオンせず、ビット線
２４からソース線２８に電流は流れない。

【００１４】一方、メモリセルが消去されているときに
は、逆にメモリセルはオンするため、ビット線２４から
ソース線２８に電流が流れる。メモリセルを介して電流
が流れるか否かをセンスアンプ８で検出し、読み出しデ
ータ“１”、“０”が得られる。このようにして、フラ
ッシュＥＥＰＲＯＭのデータの書き込み及び読み出しが
行われる。

【００１５】ところで、ＲＯＭの他の例として、紫外線
を照射することによってデータを消去するＥＥＰＲＯＭ
がある。このようなＥＥＰＲＯＭでは、フローティング
ゲート１６は電気的に中性になると、それ以上にはフロ
ーティングゲート１６から電子が引き抜かれず、メモリ
セルのしきい値は１Ｖ程度以下にはならない。一方、ト
ンネル現象を利用した電子の引き抜きでは、フローティ
ングゲート１６から電子が過剰に引き抜かれ、フローテ
ィングゲート１６が正に帯電してしまうということが起
こる。この現象を過消去または過剰消去と称する。

【００１６】メモリセルのしきい値が負になってしまう
と、その後の読み出し、書き込みに支障をきたす。すな
わち、読み出し時に非選択でワード線レベルが“Ｌ”レ
ベルであり、メモリセルのコントロールゲート線に印加
される信号のレベルが“Ｌ”レベルであってもそのメモ
リセルを介してビット線から電流が流れてしまうので、
同一ビット線の読み出しを行おうとするメモリセルが書
き込み状態でしきい値が高くとも“１”を読み出してし
まう。また、書き込み時においても過消去されたメモリ
セルを介してリーク電流が流れるため、書き込み特性が
劣化し、さらには書き込み不能となってしまう。

【００１７】このため、消去、消去確認（ベリファイ）
動作を行う。すなわち、完全に消去されるまでに要する
時間に比べて短い規定の１０ｍｓの消去パルスを印加
し、その後、読み出しを行って消去が正しく行われたか
否かをチェックし、つまり、消去確認を行い、消去され
ないビットがある場合には、再度消去を行い、メモリセ
ルに余分な消去パルスが印加されるのを防止する方法が
採用されている。

【００１８】図６にソース線スイッチ３の消去パルス発
生部の具体的な回路図を示す。３１はインバータ、３２
及び３３はＮＡＮＤ回路、３４は立ち上がり検出回路で
あり、入力が“Ｌ”から“Ｈ”になるとローレベルのパ
ルスを１パルス出力する。３５は立ち下がり検出回路で
あり、入力が“Ｈ”から“Ｌ”になるとローレベルのパ
ルスを１パルス出力する。３６は発振器であり、ある周
期を持つパルスを発生する。３７〜３８は分周器であ
り、パルスの周期を２倍にする。この分周器３７〜３８
の段数は、発振器３６の発振周波数を分周した最終段の
分周器の出力のパルス幅が消去信号のパルス幅と等しく
なる値に設定されている。

【００１９】次に、この回路の動作について説明する。
消去コマンドが入力されると、消去モードを示す信号が
“Ｈ”になり、この信号の立ち上がりが立ち上がり検出
回路３４で検出され、これによって立ち上がり検出回路
３４からローレベルのパルスが１パルス出力される。こ
のとき、立ち下がり検出回路３５に供給されているＴＥ
ＲＳ信号は“Ｌ”のまゝであるので、立ち下がり検出回
路３５の出力は“Ｈ”固定である。従って、立ち上がり
検出回路３４からルローレベルのパルスが１パルス出力
されると、ＮＡＮＤ回路３２、３３及びインバータ３１
を介して消去信号が“Ｈ”になる。この信号によってソ
ース線２８に高電圧が印加される。この高電圧の印加は
消去信号が“Ｈ”の期間連続して行われ、これにより消
去がなされる。

【００２０】また、このインバータ３１からの消去信号
は発振器３６を活性化させる。この発振器３６の発振信
号の周期を例えば１ｍｓ（“Ｈ”期間、“Ｌ”期間がそ
れぞれ５００μｓ）とすると、分周器３７〜３８を４段
接続した場合、分周器３８の出力側に得られるＴＥＲＳ
信号の周期は１６ｍｓとなり、“Ｈ”の期間が８ｍｓの
パルスが得られる。なお、この場合の規定パルスは１０
ｍｓであるが、こゝでは説明の都合上８ｍｓとしてい
る。このＴＥＲＳ信号の“Ｈ”から“Ｌ”への立ち下が
りによって、立ち下がり検出回路３５からローレベルの
パルスが１パルス出力され、これによってＮＡＮＤ回路
３３及びインバータ３１を介して消去信号が“Ｌ”にな
る。こうして、１回の消去が完了する。

【００２１】図７及び図８は上述の消去確認動作を含ん
だプログラムによる書き込み及び消去のフローチャート
を示し、図９及び図１０はそれらをタイミングチャート
に示したものである。

【００２２】次に、図３、図７、図８、図９及び図１０
を参照して、書き込み、消去の動作について説明する。
従来のフラッシュＥＥＰＲＯＭにおいては、書き込み、
消去のモード設定は入力データの組み合わせで行われ
る。つまり、書き込みイネーブル信号／ＷＥの立ち上が
りのデータによってモード設定が行われる。まず、図
７、図９を参照して書き込みの場合について説明する。
始めに、電源Ｖｃｃ、ＶｐｐがステップＳ１において立
ち上げられ、続いてステップＳ２において制御回路１４
に入力される書き込みイネーブル信号／ＷＥが立ち下げ
られる。その後、書き込みイネーブル信号／ＷＥの立ち
上がりのタイミングでコマンド４０Ｈがコマンドレジス
タ１２にラッチされる。そしてその後、コマンドがコマ
ンドデコーダ１３によってデコードされ、動作モードが
プログラムモードにされる。

【００２３】次に、ステップＳ３において、書き込みイ
ネーブル信号／ＷＥが再度立ち下げられ、アドレスレジ
スタ６に外部からの入力アドレスがラッチされ、書き込
みイネーブル信号／ＷＥの立ち上がりで入出力バッファ
９からのデータＤＩＮが書き込み回路７にラッチされ
る。次に、プログラム電圧発生回路１０からプログラム
電圧が発生され、Ｘデコーダ４及びＹデコーダ５に印加
される。そして、ステップＳ４において、前述のように
プログラムが行われる。

【００２４】次に、ステップＳ５において、書き込みイ
ネーブル信号／ＷＥが立ち下げられ、コマンドＣＯＨが
入力されてコマンドレジスタ１２にラッチされる。続い
て、書き込みイネーブル信号／ＷＥの立ち上がりと共
に、動作モードがプログラム確認モードとなる（ステッ
プＳ６）。このとき、確認電圧発生回路１１によってチ
ップ内部でプログラム確認電圧（〜６．５Ｖ）が発生さ
れ、Ｘデコーダ４とＹデコーダ５とに与えられる。この
ため、メモリセルアレイのコントロールゲート１７に与
えられる電圧が通常の読み出し時（〜５Ｖ）より高くな
り、不十分なしきい値シフトを示すものはオンしやすく
なり、書き込み不良を発見できるようにする。

【００２５】次に、ステップＳ７でデータ読み出しを行
って、センスアンプ８により書き込みデータが正常であ
るか否かのチェックを行う。ステップＳ８において書き
込みデータが正常でないことが判別されれば、さらにス
テップＳ２〜Ｓ７の処理を行って書き込みを行う。ステ
ップＳ８において、書き込みが正常であれば、ステップ
Ｓ９においてモードを読み出しモードにセットし、プロ
グラムを終了する。

【００２６】次に、図８、図１０を参照して消去動作に
ついて説明する。まず、ステップＳ１０において、電源
Ｖｃｃ、Ｖｐｐが立ち上げられ、続いて前述の書き込み
フロー処理に従って、ステップＳ１１で全メモリセル即
ち全ビットに“０”の書き込みを行う。消去されたメモ
リセルをさらに消去すると、メモリセルアレイ１が過消
去されるためである。次に、ステップＳ１２において、
書き込みイネーブル信号／ＷＥを立ち下げて消去コマン
ド２０Ｈを入力する。続いて、ステップＳ１３におい
て、消去確認コマンド２０Ｈが入力され、この時点で書
き込みイネーブル信号／ＷＥの立ち上がりと共に、内部
で消去パルスが発生される。すなわち、ソース線スイッ
チ３を介してメモリセルアレイ１のソースに電源Ｖｐｐ
が与えられる。

【００２７】その後、ステップＳ１４において、書き込
みイネーブル信号／ＷＥの立ち下がりまでにソース線２
８に電源Ｖｐｐが印加されて消去が行われる。この間外
部からメモリセルアレイ１はアクセスできず、待ち時間
が確保される。同時に、書き込みイネーブル信号／ＷＥ
の立ち下がりでアドレス信号もアドレスレジスタ６にラ
ッチされる。ステップＳ１５において、書き込みイネー
ブル信号／ＷＥの立ち上がりで消去（確認コード）ＡＯ
Ｈがコマンドレジスタ１２へ入力され、消去確認モード
に設定される。

【００２８】消去確認モードでは、確認電圧発生回路１
１によって消去確認電圧（〜３.２Ｖ）がＸデコーダ４
とＹゲート２とに与えられる。このため、メモリセルア
レイ１のコントロールゲートに与えられる電圧が通常の
読み出し時（５Ｖ）より低くなり、消去不十分なメモリ
セルはオンしにくくなる。このようにして、消去の確認
をより確実に行えるようにする。

【００２９】次に、ステップＳ１６において読み出しを
行い、実際に消去の確認が行われる。ステップＳ１７に
おいて消去不十分であることが判別されれば、さらに消
去を繰り返し、消去が十分であり、且つ、ステップＳ１
９で確認したアドレスが最終でないと判別されれば、ス
テップＳ１８においてアドレスをインクリメントし、次
のアドレスの消去データの確認が行われる。ステップＳ
１９において確認したアドレスが最終であることが判別
されると、ステップＳ２０において動作モードを読み出
しモードに設定して一連の動作を終了する。

【００３０】

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は以上のように構成されているので、フラッシ
ュメモリの内容を完全に消去するまでに多数回の消去信
号の付加を必要とし、もってメモリの内容が完全に消去
されるまでの時間、即ち実際の消去時間と、消去の確認
を行う消去確認時間を含む全消去完了時間が長く、ま
た、フラッシュメモリの製造工程における良品を選別す
るために行うテスト時においても、実使用時と同じ消去
動作を行わなければならず、テスト時間が長くなるなど
の問題点があった。

【００３１】この発明はこのような問題点を解決するた
めになされたもので、過消去を起こすことなく実使用時
は勿論テスト時においてもメモリの全消去完了時間を短
縮することのできる不揮発性半導体記憶装置の動作方法
を得ることを目的とする。

【００３２】

【課題を解決するための手段】請求項１の発明に係る不
揮発性半導体記憶装置の動作方法は、外部から入力され
るアドレス信号をデコードして行の選択を行う第１のデ
コーダと、外部から入力されるアドレス信号をデコード
して列の選択を行う第２のデコーダと、行および列方向
に配置され、上記第１及び第２のデコーダの出力に基づ
いて外部からの情報を記憶する複数個のメモリセルと、
これらのメモリセルに記憶した情報が所定の状態である
かを判定するセンスアンプと、上記複数個のメモリセル
に記憶した情報を消去するための消去信号を発生する消
去信号発生手段とを備え、記憶すべき情報を電気的に書
き込み、または記憶した情報を電気的に消去するように
した不揮発性半導体記憶装置を動作させる不揮発性半導
体記憶装置の動作方法であって、上記消去信号発生手段
から上記複数個のメモリセルのうち少なくとも一部の複
数のメモリセルに第１回目の第１のパルス幅の消去信号
を印加する第１のステップと、その後、上記複数のメモ
リセルに上記第１回目に続く第２回目の上記第１のパル
ス幅より短い第２のパルス幅の消去信号を印加する第２
のステップと、その後、上記複数のメモリセルの記憶し
た情報を読み出すことにより消去を確認する消去確認動
作であって、上記メモリセルに上記第１のステップ後の
最初の消去確認動作を行う第３のステップと、上記第３
のステップの消去確認動作の結果に応じて、上記複数の
メモリセルに上記第２のパルス幅の消去信号を印加する
かを判定する第４のステップとを消去動作に含み、上記
複数のメモリセルにおける１回の消去動作の中で、上記
第１のステップは１度のみであるものである。請求項２
の発明に係る不揮発性半導体記憶装置の動作方法は、第
１のパルス幅が第２のパルス幅の１００倍以上であるも
のである。請求項３の発明に係る不揮発性半導体記憶装
置の動作方法は、外部から入力されるアドレス信号をデ
コードして行の選択を行う第１のデコーダと、外部から
入力されるアドレス信号をデコードして列の選択を行う
第２のデコーダと、行および列方向に配置され、上記第
１及び第２のデコーダの出力に基づいて外部からの情報
を記憶し、電子が注入もしくは引き抜かれるフローティ
ングゲートを各々有する複数個のメモリセルと、これら
のメモリセルに記憶した情報が所定の状態であるかを判
定するセンスアンプと、上記フローティングゲートから
電子を引き抜くためのパルス信号を発生するパルス信号
発生手段とを備え、記憶すべき情報を電気的に書き込
み、または記憶した情報を電気的に消去するようにした
不揮発性半導体記憶装置を動作させる不揮発性半導体記
憶装置の動作方法であって、上記パルス信号発生手段か
ら上記複数個のメモリセルのうち少なくとも一部の複数
のメモリセルに第１回目の第１のパルス幅のパルス信号
を印加する第１のステップと、その後、上記複数のメモ
リセルに上記第１回目に続く第２回目の上記第１のパル
ス幅より短い第２のパルス幅のパルス信号を印加する第
２のステップと、その後、上記複数のメモリセルの記憶
した情報を読み出すことによりフローティングゲートか
らの電子の引き抜きを確認する確認動作であって、上記
メモリセルに上記第１のステップ後の最初の確認動作を
行う第３のステップと、上記第３のステップの確認動作
の結果に応じて、上記複数のメモリセルに上記第２のパ
ルス幅のパルス信号を印加するかを判定する第４のステ
ップとをフローティングゲートからの電子の引き抜きの
開始から完了までの動作に含み、上記複数のメモリセル
における１回のフローティングゲートからの電子の引き
抜きの開始から完了までの動作中で、上記第１のステッ
プは１度のみであるものである。

【００３３】

【作用】この発明においては、記憶した情報を消去する
ためのそれぞれパルス幅の異なる複数の消去信号を発生
する消去信号発生手段を備え、この消去信号発生手段か
らパルス幅の異なる複数の消去信号を消去モードに応じ
て選択的に出力する。

【００３４】

【実施例】

実施例１．以下、この発明の一実施例を、フラッシュメ
モリ（フラッシュＥＥＰＲＯＭ）に適用した場合を例に
取り、図について説明する。なお、フラッシュメモリの
全体構成としては従来例同様図３のようなものが用いら
れ、但しソース線スイッチ３の消去パルス発生部が後述
の図１に示すような構成をとるものとする。図１はこの
発明の一実施例を示すブロック図であり、図において、
図６と対応する部分には同一符号を付し、その詳細説明
を省略する。４２は消去モードＡ及び消去モードＢを示
す信号が入力されるＮＯＲ回路で、このＮＯＲ回路４２
をインバータ４７を介して立ち上がり検出回路３４に接
続し、この立ち上がり検出回路３４の出力端をＮＡＮＤ
回路３２の一方の入力端に接続する。

【００３５】このＮＡＮＤ回路３２の他方の入力端をＮ
ＡＮＤ回路３３の出力端に接続し、このＮＡＮＤ回路３
３の一方の入力端をＮＡＮＤ回路３２の出力端に接続
し、このＮＡＮＤ回路３３の他方の入力端を立ち下がり
検出回路３５の出力端に接続する。また、立ち下がり検
出回路３５の入力端にインバータ３９の出力端を接続
し、インバータ３９の入力端をＮＯＲ回路４３の出力端
に接続する。このＮＯＲ回路４３の各入力端にはそれぞ
れ消去モードＡ及びＢの消去期間を規定するＴＥＲＳＡ
信号及びＴＥＲＳＢ信号が供給される。

【００３６】また、インバータ３１の出力端を発振器３
６の入力端に接続し、この発振器３６の出力端を分周器
３７の入力端に接続し、分周器３７、３８、・・・・４
６を縦続接続する。これ等分周器３７、３８、・・・・
４６によって、いま、分周器の段数をｎとすると、発振
器３６の発振信号の周期にこのｎ乗を乗じた周期のパル
スが最終段の分周器の出力側に得られるようにしてい
る。また、本例では、分周器３７〜３８の段数は、発振
器３６の発振周波数を分周した最終段の分周器の出力の
パルス幅が消去モードＡにおける消去信号のパルス幅と
等しくなる値に設定され、同様に分周器３７〜４６の段
数は、発振器３６の発振周波数を分周した最終段の分周
器の出力のパルス幅が消去モードＢにおける消去信号の
パルス幅と等しくなる値に設定される。

【００３７】そして分周器３８の出力端をインバータ４
８を介してＮＯＲ回路４４の一方の入力端に接続し、こ
のＮＯＲ回路４４の他方の入力端をインバータ４０の出
力端に接続する。インバータ４０にはＮＯＲ回路４２に
供給される消去モードＡを示す信号が供給され、ＮＯＲ
回路４４から出力される信号はＴＥＲＳＡ信号としてＮ
ＯＲ回路４３に供給される。また、分周器４６の出力端
をインバータ４９を介してＮＯＲ回路４５の一方の入力
端に接続し、このＮＯＲ回路４５の他方の入力端をイン
バータ４１の出力端に接続する。インバータ４１にはＮ
ＯＲ回路４２に供給される消去モードＢを示す信号が供
給され、ＮＯＲ回路４５から出力される信号はＴＥＲＳ
Ｂ信号としてＮＯＲ回路４３に供給される。

【００３８】次に動作について説明する。消去モードＡ
は例えば従来の消去モードと同じパルス幅の消去信号を
複数パルス発生し、消去モードＢは消去モードＡに先立
って、この消去モードＡよりパルス幅の大きな消去信号
を１パルス発生する本実施例特有の消去モードである。

【００３９】先ず、消去モードＡに付いて説明する。い
まＮＯＲ回路４２に供給される消去モードＡを示す信号
が“Ｈ”になると（このとき消去モードＢを示す信号は
“Ｌ”）、インバータ４７の出力側には“Ｌ”より
“Ｈ”に反転された信号が得られ、この信号の立ち上が
りが立ち上がり検出回路３４で検出され、これにより立
ち上がり検出回路３４からローレベルのパルスが１パル
ス出力されてＮＡＮＤ回路３２の一方の入力端に供給さ
れる。

【００４０】一方、このとき、インバータ４０を介して
ＮＯＲ回路４４の出力側に得られるＴＥＲＳＡ信号は
“Ｈ”であり、この信号が供給されるＮＯＲ回路４３の
出力は“Ｌ”、インバータ３９の出力は“Ｈ”であるの
で、立ち下がり検出回路３５の出力は“Ｈ”固定であ
る。従って、ＮＡＮＤ回路３３の出力“Ｌ”が他方の入
力端に供給されるＮＡＮＤ回路３２の出力は“Ｈ”であ
るのでＮＡＮＤ回路３３の出力は“Ｌ”に維持され、も
ってインバータ３１の出力側には“Ｈ”なる消去信号が
得られ、消去動作が開始される。

【００４１】この消去信号は更に発振器３６に供給され
てこれを活性化させる。発振器３６は例えばその周期を
１ｍｓとすると発振信号を発生し、この発振信号は例え
ば４段接続とされた分周器３７及び３８で分周され、分
周器３８の出力側のａ点にはその周期が１６ｍｓでパル
ス幅が８ｍｓの“Ｈ”のパルスが得られる。このパルス
はインバータ４４で反転されてＮＯＲ回路４４に供給さ
れ、もってＮＯＲ回路４４の出力側には略８ｍｓの
“Ｈ”のパルスがＴＥＲＳＡ信号として得られ、ＮＯＲ
回路４３の一方の入力端に供給される。

【００４２】一方、このときインバータ４１に供給され
る消去モードＢを示す信号は“Ｌ”固定なので、ＮＯＲ
回路４５の出力側に得られるＴＥＲＳＢ信号も同じく
“Ｌ”固定となる。従って、この“Ｌ”固定のＴＥＲＳ
Ｂ信号が他方の入力端に供給されているＮＯＲ回路４３
の一方の入力端に上述の如く“Ｈ”なるＴＥＲＳＡ信号
が供給されると、この信号が“Ｈ”から“Ｌ”になる時
点でその出力側に“Ｈ”なる信号が取り出され、更にイ
ンバータ３９で反転されて“Ｌ”の信号として立ち下が
り検出回路３５に供給される。

【００４３】立ち下がり検出回路３５は入力された信号
の立ち下がりを検出し、その出力側に“Ｌ”のパルスを
１パルス出力する。このパルスはＮＡＮＤ回路３３に供
給され、このＮＡＮＤ回路３３の出力“Ｌ”が他方の入
力端に供給されるＮＡＮＤ回路３２の出力は“Ｌ”とな
り、ＮＡＮＤ回路３３の出力は“Ｈ”となり、もってイ
ンバータ３１の出力側に出力されている消去信号は
“Ｌ”となり、消去モードＡによる消去動作が終了す
る。つまり、消去モードＡの場合、従来例同様８ｍｓの
短いパルス幅を有する消去信号を用いて消去動作が行わ
れることになる。

【００４４】次に、消去モードＢに付いて説明する。い
まＮＯＲ回路４２に供給される消去モードＢを示す信号
が“Ｈ”になると（このとき消去モードＡを示す信号は
“Ｌ”）、インバータ４７の出力側には“Ｌ”より
“Ｈ”に反転された信号が得られ、この信号の立ち上が
りが立ち上がり検出回路３４で検出され、これにより立
ち上がり検出回路３４からローレベルのパルスが１パル
ス出力されてＮＡＮＤ回路３２の一方の入力端に供給さ
れる。

【００４５】一方、このとき、インバータ４１を介して
ＮＯＲ回路４５の出力側に得られるＴＥＲＳＢ信号は
“Ｈ”であり、この信号が供給されるＮＯＲ回路４３の
出力は“Ｌ”、インバータ３９の出力は“Ｈ”であるの
で、立ち下がり検出回路３５の出力は“Ｈ”固定であ
る。従って、ＮＡＮＤ回路３３の出力“Ｌ”が他方の入
力端に供給されるＮＡＮＤ回路３２の出力は“Ｈ”であ
るのでＮＡＮＤ回路３３の出力は“Ｌ”に維持され、も
ってインバータ３１の出力側には“Ｈ”なる消去信号が
得られ、消去動作が開始される。

【００４６】この消去信号は更に発振器３６に供給され
てこれを活性化させる。発振器３６は例えばその周期を
１ｍｓとすると発振信号を発生し、この発振信号は例え
ば１１段接続とされた分周器３７〜４６で分周され、分
周器４６の出力側のｂ点にはその周期が２.０４８ｓで
パルス幅が１.０２４ｓの“Ｈ”のパルスが得られる。
このパルスはインバータ４９で反転されてＮＯＲ回路４
５に供給され、もってＮＯＲ回路４５の出力側には略
１.０２４ｓの“Ｈ”のパルスがＴＥＲＳＢ信号として
得られ、ＮＯＲ回路４３の一方の入力端に供給される。

【００４７】一方、このときインバータ４０に供給され
る消去モードＡを示す信号は“Ｌ”固定なので、ＮＯＲ
回路４４の出力側に得られるＴＥＲＳＡ信号も同じく
“Ｌ”固定となる。従って、この“Ｌ”固定のＴＥＲＳ
Ａ信号が一方の入力端に供給されているＮＯＲ回路４３
の他方の入力端に上述の如く“Ｈ”なるＴＥＲＳＢ信号
が供給されると、この信号が“Ｈ”から“Ｌ”になる時
点でその出力側に“Ｈ”なる信号が取り出され、更にイ
ンバータ３９で反転されて“Ｌ”の信号として立ち下が
り検出回路３５に供給される。

【００４８】立ち下がり検出回路３５は入力された信号
の立ち下がりを検出し、その出力側に“Ｌ”のパルスを
１パルス出力する。このパルスはＮＡＮＤ回路３３に供
給され、このＮＡＮＤ回路３３の出力“Ｌ”が他方の入
力端に供給されるＮＡＮＤ回路３２の出力は“Ｌ”とな
り、ＮＡＮＤ回路３３の出力は“Ｈ”となり、もってイ
ンバータ３１の出力側に出力されている消去信号は
“Ｌ”となり、消去モードＢによる消去動作が終了す
る。つまり、消去モードＢの場合、消去モードＡより長
い１.０２４ｓのパルス幅を有する消去信号を用いて消
去動作が行われることになる。

【００４９】ところで、フラッシュメモリは消去が完全
に終了するまで、パルス幅が１０ｍｓの消去信号を数十
から数百回程度印加する必要がある。すなわち、完全に
消去されるまでに数百ｍｓから数ｓ消去パルスが印加さ
れる。このため、先ず１０ｍｓの消去信号を印加し、次
に、消去確認を行い、これを数十から数百回程度繰り返
すわけであるが、初期の段階ではメモリの内容は消去さ
れていない。従って、この初期の段階における消去確認
を行う時間が全く無駄となってしまう。そこで、実際の
消去に要する時間の中の大部分を最初の１パルスで印加
する方が効率的である。従って、本実施例では消去動作
の初期段階で先ずパルス幅の長い消去信号を用いる消去
モードＢを実行し、次にパルス幅の短い消去信号を用い
る消去モードＡを実行する。

【００５０】次に図２を参照して図３に示したようなフ
ラッシュメモリに本発明を適用した消去アルゴリズムの
一例について説明する。この図２において図８と対応す
るステップには同一符号を付し、その詳細説明を省略す
る。上述同様ステップ１０、１１を経過した後、まずス
テップＳ２１において、上述の本例特有のモード即ち消
去モードＢに入るための消去コマンド２１Ｈを入力す
る。続いて、ステップＳ２２において、消去確認コマン
ド２１Ｈを入力する。なお、この消去モードＢに入るた
めのコマンドのコード２１ＨはステップＳ２１では従来
同様消去コマンドにコード２０Ｈを使用し、ステップＳ
２２で消去確認コマンドに２１Ｈを使用して、このステ
ップＳ２２で始めて消去モードＢに入るための確認がで
きるようにしてもよい。

【００５１】この消去確認コマンド２１Ｈが入力された
時点で、消去モードＢを示す信号が“Ｈ”となり、周期
の長い消去信号（例えば“Ｈ”期間が１.０２４ｓ）が
発生する。そして、ステップＳ２３において、このパル
ス幅の長い消去信号を用いて消去が行われ、この間外部
からメモリセルアレイはアクセスできず、待ち時間が確
保される。

【００５２】この最初の消去モードＢにおけるパルス幅
の長い消去信号の印加でメモリセルの内容の消去が相当
進んだので、今度は周期の短い、例えば従来同様のパル
ス幅の短い消去パルスの印加を行う。つまり、上述の消
去モードＡに入るわけである。

【００５３】即ち、ステップＳ１２及びステップＳ１３
でそれぞれ２０Ｈの消去コマンド及び消去確認コマンド
を入力する。これによって消去モードＡを示す信号が
“Ｈ”となり、８ｍｓのパルス幅の短い消去信号がメモ
リセルに印加され、上述同様ステップＳ１４において、
パルス幅の短い消去信号を用いて消去が行われる。勿
論、この場合も外部からメモリセルアレイはアクセスで
きず、待ち時間が確保される。

【００５４】そして、上述同様ステップＳ１５、Ｓ１６
で消去の確認を行い、ステップＳ１７でその消去が十分
でないと判断されるとステップＳ１２に戻って上述の動
作を繰り返し、この消去モードＡによる消去動作が消去
完了まで持続される。

【００５５】この方法により、例えば消去を完了させる
のに消去時間２.６ｓの間消去信号を印加する必要があ
るフラッシュメモリを消去する場合、従来の方法では３
２５回（２.６ｓ／８ｍｓ）の消去パルスの印加を行う
必要があったが、本実施例では、１９８回｛（２.６ｓ
−１.０２４ｓ／８ｍｓ）＋１｝と大幅に消去信号の印
加の回数を低減することができる。これは、第１目のパ
ルス幅を第２回目以降の各パルス幅の１００倍以上とし
たためである。

【００５６】このように、本実施例では、最初の１パル
スだけパルス幅の長い消去信号を用い（消去モード
Ｂ）、その後複数のパルス幅の短い消去パルスを用いて
（消去モードＡ）消去完了するようにしているので、過
消去を防止でき、また消去信号を印加する回数が大幅に
低減されて実質的に全体の消去確認時間が短縮され、も
ってこの消去確認時間と実際の消去時間を含む全消去完
了時間が消去確認時間が短くなった分だけ短縮される。

【００５７】実施例２．尚、上記実施例では２種のパル
ス幅の消去信号を選択的に出力できるようにしたが、３
種以上でも良い。

【００５８】実施例３．又、上記実施例では最初の１パ
ルスだけパルス幅の長い消去信号を印加するようにした
が、そのパルス幅を例えば２００ｍｓ程度に短くし、こ
のパルス幅を少し短くした消去信号を最初の数パルス印
加するようにしても良い。要は過消去が生じないで且つ
異なるパルス幅の消去信号を選択的に出力し、全消去完
了時間を短縮できるものであれば、どのような消去アル
ゴリズムでも良い。

【００５９】

【発明の効果】以上のように、請求項１の発明によれ
ば、消去信号発生手段から複数個のメモリセルのうち少
なくとも一部の複数のメモリセルに第１回目の第１のパ
ルス幅の消去信号を印加する第１のステップと、その
後、複数のメモリセルに第１回目に続く第２回目の第１
のパルス幅より短い第２のパルス幅の消去信号を印加す
る第２のステップと、その後、複数のメモリセルの記憶
した情報を読み出すことにより消去を確認する消去確認
動作であって、メモリセルに第１のステップ後の最初の
消去確認動作を行う第３のステップと、第３のステップ
の消去確認動作の結果に応じて、複数のメモリセルに第
２のパルス幅の消去信号を印加するかを判定する第４の
ステップとを消去動作に含み、複数のメモリセルにおけ
る１回の消去動作の中で、第１のステップは１度のみで
あるので、過消去を起こすことなく消去の際のパルスの
印加回数を減らして全消去完了時間を短縮できる効果が
ある。また、請求項２の発明によれば、第１のパルス幅
が第２のパルス幅の１００倍以上としたので、大幅に消
去信号の印加の回数を低減することができる効果があ
る。さらに、請求項３の発明によれば、パルス信号発生
手段から複数個のメモリセルのうち少なくとも一部の複
数のメモリセルに第１回目の第１のパルス幅のパルス信
号を印加する第１のステップと、その後、複数のメモリ
セルに第１回目に続く第２回目の第１のパルス幅より短
い第２のパルス幅のパルス信号を印加する第２のステッ
プと、その後、複数のメモリセルの記憶した情報を読み
出すことによりフローティングゲートからの電子の引き
抜きを確認する確認動作であって、メモリセルに第１の
ステップ後の最初の確認動作を行う第３のステップと、
第３のステップの確認動作の結果に応じて、複数のメモ
リセルに第２のパルス幅のパルス信号を印加するかを判
定する第４のステップとをフローティングゲートからの
電子の引き抜きの開始から完了までの動作に含み、複数
のメモリセルにおける１回のフローティングゲートから
の電子の引き抜きの開始から完了までの動作中で、第１
のステップは１度のみであるので、フローティングゲー
トから電子を引き抜く全体の動作を速く行うことができ
る効果がある。

【図面の簡単な説明】

【図１】この発明による不揮発性半導体記憶装置の一実
施例を示すブロック図である。

【図２】この発明による不揮発性半導体記憶装置の動作
を説明するためのフローチャートである。

【図３】従来の不揮発性半導体記憶装置を示すブロック
図である。

【図４】従来の不揮発性半導体記憶装置の要部を示す断
面図である。

【図５】従来の不揮発性半導体記憶装置の要部を示す回
路図である。

【図６】従来の不揮発性半導体記憶装置の要部を示すブ
ロック図である。

【図７】従来の不揮発性半導体記憶装置の書き込み動作
を説明するためのフローチャートである。

【図８】従来の不揮発性半導体記憶装置の消去動作を説
明するためのフローチャートである。

【図９】従来の不揮発性半導体記憶装置の書き込み動作
を説明するためのタイミングチャートである。

【図１０】従来の不揮発性半導体記憶装置の消去動作を
説明するためのフローチャートである。

【符号の説明】

１ メモリセルアレイ ２ Ｙゲート ３ ソース線スイッチ ４ Ｘデコーダ ５ Ｙデコーダ ８ センスアンプ ３１、３９、４０、４１、４８、４９ インバータ ３２、３３ ＮＡＮＤ回路 ３４ 立ち上がり検出回路 ３５ 立ち下がり検出回路 ３６ 発振器 ３７、３８、・・・・４６ 分周器 ４２、４３、４４、４５ ＮＯＲ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/02 H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 外部から入力されるアドレス信号をデコ
   ードして行の選択を行う第１のデコーダと、 外部から入力されるアドレス信号をデコードして列の選
   択を行う第２のデコーダと、 行および列方向に配置され、上記第１及び第２のデコー
   ダの出力に基づいて外部からの情報を記憶する複数個の
   メモリセルと、 これらのメモリセルに記憶した情報が所定の状態である
   かを判定するセンスアンプと、 上記複数個のメモリセルに記憶した情報を消去するため
   の消去信号を発生する消去信号発生手段とを備え、 記憶すべき情報を電気的に書き込み、または記憶した情
   報を電気的に消去するようにした不揮発性半導体記憶装
   置を動作させる不揮発性半導体記憶装置の動作方法であ
   って、 上記消去信号発生手段から上記複数個のメモリセルのう
   ち少なくとも一部の複数のメモリセルに第１回目の第１
   のパルス幅の消去信号を印加する第１のステップと、 その後、上記複数のメモリセルに上記第１回目に続く第
   ２回目の上記第１のパルス幅より短い第２のパルス幅の
   消去信号を印加する第２のステップと、 その後、上記複数のメモリセルの記憶した情報を読み出
   すことにより消去を確認する消去確認動作であって、上
   記メモリセルに上記第１のステップ後の最初の消去確認
   動作を行う第３のステップと、 上記第３のステップの消去確認動作の結果に応じて、上
   記複数のメモリセルに上記第２のパルス幅の消去信号を
   印加するかを判定する第４のステップとを消去動作に含
   み、 上記複数のメモリセルにおける１回の消去動作の中で、
   上記第１のステップは１度のみであることを特徴とする
   不揮発性半導体記憶装置の動作方法。
2. 【請求項２】 第１のパルス幅が第２のパルス幅の１０
   ０倍以上であることを特徴とする請求項１に記載の不揮
   発性半導体記憶装置の動作方法。
3. 【請求項３】 外部から入力されるアドレス信号をデコ
   ードして行の選択を行う第１のデコーダと、 外部から入力されるアドレス信号をデコードして列の選
   択を行う第２のデコーダと、 行および列方向に配置され、上記第１及び第２のデコー
   ダの出力に基づいて外部からの情報を記憶し、電子が注
   入もしくは引き抜かれるフローティングゲートを各々有
   する複数個のメモリセルと、 これらのメモリセルに記憶した情報が所定の状態である
   かを判定するセンスアンプと、 上記フローティングゲートから電子を引き抜くためのパ
   ルス信号を発生するパルス信号発生手段とを備え、 記憶すべき情報を電気的に書き込み、または記憶した情
   報を電気的に消去するようにした不揮発性半導体記憶装
   置を動作させる不揮発性半導体記憶装置の動作方法であ
   って、 上記パルス信号発生手段から上記複数個のメモリセルの
   うち少なくとも一部の複数のメモリセルに第１回目の第
   １のパルス幅のパルス信号を印加する第１のステップ
   と、 その後、上記複数のメモリセルに上記第１回目に続く第
   ２回目の上記第１のパルス幅より短い第２のパルス幅の
   パルス信号を印加する第２のステップと、 その後、上記複数のメモリセルの記憶した情報を読み出
   すことによりフローティングゲートからの電子の引き抜
   きを確認する確認動作であって、上記メモリセルに上記
   第１のステップ後の最初の確認動作を行う第３のステッ
   プと、 上記第３のステップの確認動作の結果に応じて、上記複
   数のメモリセルに上記第２のパルス幅のパルス信号を印
   加するかを判定する第４のステップとをフローティング
   ゲートからの電子の引き抜きの開始から完了までの動作
   に含み、 上記複数のメモリセルにおける１回のフローティングゲ
   ートからの電子の引き抜きの開始から完了までの動作中
   で、上記第１のステップは１度のみであることを特徴と
   する不揮発性半導体記憶装置の動作方法。