JPH1084025A - トンネル絶縁膜の膜質評価方法および半導体装置のスクリーニング方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルにストレスを与えることなく、短
時間でメモリセルのトンネル絶縁膜の膜質を評価できる
トンネル絶縁膜の膜質評価方法と、その評価方法を用い
た不揮発性半導体記憶装置のスクリーニング方法とを提
供すること。 【解決手段】 半導体ウェーハ１上に、将来、トンネル
酸化膜３として使用される一の部分と、他の部分とを含
む酸化膜を形成し、この酸化膜の他の部分にトンネル電
流を流し、トンネル電流が流れることで、酸化膜の他の
部分に捕獲された正電荷の量を調べ、この酸化膜の他の
部分に捕獲された正電荷の量により、酸化膜の将来、ト
ンネル酸化膜３として使用される一の部分に、将来に捕
獲されていく正電荷の量を予測し、トンネル酸化膜３の
膜質を評価する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、トンネル絶縁膜
の膜質評価方法と、トンネル絶縁膜が使用されている半
導体装置の、トンネル絶縁膜の膜質を評価することで、
良否を分類する半導体装置のスクリーニング方法とに関
する。

【０００２】

【従来の技術】トンネル絶縁膜が使用されている半導体
装置として、例えばＥＥＰＲＯＭなどに代表される不揮
発性半導体記憶装置がある。例えばＥＥＰＲＯＭでは、
浮遊ゲートおよび制御ゲートの二層ゲート構造のＭＯＳ
トランジスタを、メモリセルとして有する。このメモリ
セルでは、基板と浮遊ゲートとの間に設けられているト
ンネル酸化膜に、電子をトンネリングさせ、データを書
き込んだり、データを消去したりする。メモリセルのし
きい値電圧は、浮遊ゲートに注入された電子の量に応
じ、所望の値に設定される。そして、設定されたしきい
値電圧の値に応じたデータがメモリセルに記憶され、記
憶されたデータの値は、しきい値電圧によって判別され
る。例えば制御ゲートを０Ｖにして、データを読み出す
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合、メモリセル
のしきい値電圧が０．５Ｖ以上のときを“０”データ、
−０．５Ｖ以下のときを“１”データとしている。

【０００３】不揮発性半導体記憶装置は、このようなメ
モリセルを多数有しており、普通、メモリセルのデータ
消去後のしきい値電圧（“１”データを記憶）は、図１
３に示すように、ある分布を持ったものになる。

【０００４】ところが、トンネル酸化膜の膜質が劣化し
た不揮発性半導体記憶装置では、しきい値電圧が、少し
ずつ上昇していく現象が発生することがある。リードデ
ィスターブと呼ばれる現象である。リードディスターブ
の原因は、データを読み出すとき、非選択セルにかかる
低電圧ストレスである。低電圧ストレスが、消去状態
（“１”データ）にある非選択セルにかかるたびに、そ
のセルの浮遊ゲートに、基板から極めて僅かな量の電子
が注入され、しきい値電圧が、少しずつ上昇していくの
である。トンネル酸化膜の膜質は、データの書き込みお
よびデータの消去を繰り返すことで、徐々に劣化してい
く。データの書き込みおよびデータの消去が繰り返され
るたび、トンネル電流がトンネル酸化膜に流れるためで
ある。トンネル酸化膜の劣化が進行する速度は、トンネ
ル酸化膜の、形成時の膜質に依存する。形成時の膜質が
悪ければ、形成時の膜質が良いものに比べて、トンネル
酸化膜の劣化が進行する速度が速い。膜質が劣化したト
ンネル酸化膜を持つメモリセルは、リードディスターブ
による、しきい値電圧の上昇が、通常のメモリセルに比
べて速くなる。

【０００５】図１４は、しきい値電圧の分布図である。
図１４中、矢印Ａに示す分布は、データの書き込み／消
去を繰り返して、トンネル酸化膜を強制劣化させた後の
装置について、全てのセルの記憶データを“１”データ
にイニシャライズしたときの、しきい値電圧の分布を示
している。また、矢印Ｂに示す分布は、トンネル酸化膜
を強制劣化させた後の装置について、全てのセルの記憶
データを“１”データにイニシャライズした後、低電圧
ストレスを与え、リードディスターブを顕在化させたと
きの、しきい値電圧の分布を示している。

【０００６】図１４に示すように、矢印Ｃにより示す位
置に、“１”データと“０”データとの判別レベルがあ
ったとき、リードディスターブが顕在化された装置で
は、“１”データが“０”データに反転するビットが、
理論上、出現する。

【０００７】このように、リードディスターブは、装置
の信頼性に影響するため、出荷前に、トンネル酸化膜の
膜質を評価し、トンネル酸化膜の膜質が悪いセルを含ん
だ装置をスクリーニングしている。このスクリーニング
工程に使われるスクリーニング方法は、消去状態にある
メモリセルにデータの書き込み／消去を繰り返し、トン
ネル酸化膜が壊れるか否かを調べるものである。

【０００８】しかし、この方法は破壊試験であり、良品
のメモリセルにも、ある程度のストレスを与えることに
なる。また、試験に要する時間も長く、コストの面にも
難点がある。

【０００９】

【発明が解決しようとする課題】この発明は、上記の事
情に鑑みて為されたもので、その目的は、メモリセルに
ストレスを与えることなく、短時間でメモリセルのトン
ネル酸化膜の膜質を評価できるトンネル絶縁膜の膜質評
価方法と、その評価方法を用いた半導体装置のスクリー
ニング方法とを提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明では、基板上に、トンネル絶縁
膜領域となる一の部分と、他の部分とを含む絶縁膜を形
成し、前記絶縁膜の他の部分に電気的なストレスを与え
た後アニールを施し、アニール前後で前記絶縁膜の他の
部分の電気的特性を測定して前記ストレスが与えられた
ことで前記絶縁膜の他の部分に捕獲された正電荷の量を
調べ、前記絶縁膜の他の部分に捕獲された正電荷の量に
基づき、前記絶縁膜の一の部分におけるトンネル絶縁膜
としての膜質を評価することを特徴とする。

【００１１】上記請求項１に係る発明によれば、トンネ
ル絶縁膜となる、絶縁膜の一の部分に対し、電気的なス
トレスを与えることなく、上記一の部分の膜質を評価す
ることができる。また、上記一の部分が多数あっても、
他の部分に捕獲された正電荷の量を調べるだけなので、
多数ある、上記一の部分を一つ一つ調べる評価方法に比
べ、より短い時間で評価を終えることができる。

【００１２】また、請求項２に係る発明では、請求項１
に係る発明において、前記一の部分を、装置形成用の半
導体基板の上に形成し、前記他の部分を、少なくとも前
記装置形成用の半導体基板とは異なった評価用の半導体
基板の上に形成することを特徴とする。

【００１３】上記請求項２に係る発明によれば、他の部
分を、少なくとも評価用の半導体基板の上に形成する。
このような評価用の半導体基板を、装置形成用の半導体
基板と同一の製造ロット内に挿入すれば、製造ロットご
との、トンネル絶縁膜の膜質の評価が可能になる。

【００１４】また、請求項３に係る発明では、請求項１
および請求項２いずれかに係る発明において、前記電気
的なストレスは、前記絶縁膜の他の部分をキャパシタの
誘電体膜とし、前記誘電体膜にトンネル電流を流すこと
であることを特徴とする。

【００１５】上記請求項３に係る発明によれば、トンネ
ル絶縁膜の膜質を評価できる電気的なストレスの、一つ
の具体的な方法が与えられる。また、請求項４に係る発
明では、請求項３に係る発明において、前記電気的なス
トレスを与える際、前記トンネル絶縁膜への電荷注入量
が１Ｃ／ｃｍ² 〜５Ｃ／ｃｍ² に設定されることを特徴
とする。

【００１６】上記請求項４に係る発明によれば、トンネ
ル絶縁膜の膜質を評価できる電気的なストレス量の、一
つの具体的な範囲が与えられる。また、請求項５に係る
発明では、請求項３および請求項４いずれかに係る発明
において、前記他の部分に捕獲された正電荷の量は、前
記絶縁膜の他の部分に電気的なストレスを与えた後の前
記アニールを施す前に前記キャパシタの第１のフラット
バンド電圧を測定し、前記第１のフラットバンド電圧を
測定した後、前記キャパシタを、捕獲された正電荷が放
出される温度でアニールし、前記アニールした後の第２
のフラットバンド電圧を測定し、前記第１のフラットバ
ンド電圧と、前記第２のフラットバンド電圧との差によ
って調べることを特徴とする。

【００１７】上記請求項５に係る発明によれば、他の部
分に捕獲された正電荷の量を測定できる、一つの具体的
な方法が与えられる。また、請求項６に係る発明では、
半導体基板上に絶縁膜を形成し、前記絶縁膜上に、導体
層を形成し、前記基板、前記絶縁膜、前記導体層からな
るキャパシタ構造を含む第１の構造体と、前記基板、前
記絶縁膜、前記導体層からなるキャパシタ構造を含む、
前記第１の構造体の評価に使用するための第２の構造体
とを形成する第１の工程と、前記第２の構造体に電気的
なストレスを与える第２の工程と、前記電気的なストレ
スが与えられた後、前記第２の構造体の前記絶縁膜に捕
獲された第１の正電荷の量を検出する第３の工程と、前
記第２の構造体を、前記第２の構造体の前記絶縁膜に捕
獲された正電荷が放出される温度でアニールし、アニー
ルした後、前記第２の構造体の前記絶縁膜に捕獲されて
いる第２の正電荷の量を検出する第４の工程と、前記第
１の正電荷の量と、前記第２の正電荷の量との差に基づ
き、前記第１の構造体の良否を分類する第５の工程とを
具備することを特徴とする。

【００１８】上記請求項６に係る発明によれば、第１の
構造体に対し、電気的なストレスを与えることなく、上
記第１の構造体を含んで構成される半導体装置の良否を
判断できる。また、上記第１の構造体が多数あっても、
第２の構造体の良否を判断するだけなので、多数ある第
１の構造体を一つ一つ調べる、スクリーニング方法に比
べ、より短い時間でスクリーニングを終えることができ
る。

【００１９】また、請求項７に係る発明では、請求項６
に係る発明において、前記第１の構造体を、装置形成用
の半導体基板の上に形成し、前記第２の構造体を、少な
くとも前記装置形成用の半導体基板とは異なった評価用
の半導体基板の上に形成することを特徴とする。

【００２０】上記請求項７に係る発明によれば、第２の
構造体を、少なくとも評価用の半導体基板の上に形成す
る。このような評価用の半導体基板を、装置形成用の半
導体基板と同一の製造ロット内に挿入すれば、製造ロッ
トごとの、スクリーニングが可能となる。

【００２１】また、請求項８に係る発明では、請求項６
および請求項７いずれかに係る発明において、前記第２
の構造体の前記絶縁膜に捕獲された正電荷の量は、前記
第２の構造体に含まれるキャパシタのフラットバンド電
圧によりモニターされることを特徴とする。

【００２２】上記請求項８に係る発明によれば、第２の
構造体に含まれる絶縁膜に捕獲された正電荷の量を測定
できる、一つの具体的な方法が与えられる。また、請求
項９に係る発明では、請求項８に係る発明において、前
記アニール前後での前記フラットバンド電圧の差が所定
の値を越えていたとき、前記第１の構造体を不良として
分類することを特徴とする。

【００２３】上記請求項９に係る発明によれば、第２の
構造体に含まれる絶縁膜に捕獲された正電荷の量を測定
でき、かつ前記第１の構造体を含んで構成される半導体
装置の良否を判断できる、一つのより具体的な方法が与
えられる。

【００２４】また、請求項１０に係る発明では、請求項
６乃至請求項９いずれか一つに係る発明において、前記
電気的なストレスは、前記第２の構造体に含まれるキャ
パシタにトンネル電流を流すことであることを特徴とす
る。

【００２５】上記請求項１０に係る発明によれば、第２
の構造体に含まれる絶縁膜の膜質を評価することで、第
１の構造体に含まれる絶縁膜の膜質を評価できる電気的
なストレスの、一つの具体的な方法が与えられる。

【００２６】また、請求項１１に係る発明では、請求項
１０に係る発明において、前記第２の構造体に含まれる
キャパシタの絶縁膜に、１Ｃ／ｃｍ² 〜５Ｃ／ｃｍ² の
電荷を注入することを特徴とする。

【００２７】上記請求項１１に係る発明によれば、第２
の構造体に含まれる絶縁膜の膜質を評価することで、第
１の構造体に含まれる絶縁膜の膜質を評価できる電気的
なストレス量の、一つの具体的な範囲が与えられる。

【００２８】また、請求項１２に係る発明では、請求項
６乃至請求項１１いずれか一項に係る発明において、前
記アニールを、３００℃以下の温度で施すことを特徴と
する。

【００２９】上記請求項１２に係る発明によれば、第１
の構造体に含まれる絶縁膜の膜質を評価するために、前
記電気的なストレスが与えられた後に施されるアニール
の、一つの具体的な最適温度が与えられる。

【００３０】また、請求項１３に係る発明では、請求項
６乃至請求項１２いずれか一つに係る発明において、前
記第１の構造体に含まれるキャパシタ構造は、前記絶縁
膜をトンネル絶縁膜とし、前記導体層を浮遊ゲートとす
る不揮発性メモリセルの一部分であることを特徴とす
る。

【００３１】上記請求項１３に係る発明によれば、この
発明に係るスクリーニング方法を適用できる、一つの具
体的な半導体装置が与えられる。また、請求項１４に係
る発明では、請求項１３に係る発明において、前記第２
〜第５の工程を、前記絶縁膜を形成後、前記不揮発性メ
モリセルを有する半導体装置の製造が完了するまでの間
の任意の工程間に行うことを特徴とする。

【００３２】上記請求項１４に係る発明によれば、この
発明に係るスクリーニング方法を使用した半導体装置の
製造プロセスにおいて、スクリーニング工程の一つの具
体的な挿入位置が与えられる。

【００３３】また、請求項１５に係る発明では、請求項
１３に係る発明において、前記第２〜第５の工程を、前
記不揮発性メモリセルを有する半導体装置の製造が完了
した後に行うことを特徴とする。

【００３４】上記請求項１５に係る発明によれば、この
発明に係るスクリーニング方法を使用した半導体装置の
製造プロセスにおいて、スクリーニング工程の他の具体
的な挿入位置が与えられる。

【００３５】また、請求項１６に係る発明では、請求項
１３に係る発明において、前記第２〜第５の工程を、前
記不揮発性メモリセルを有する半導体装置の製造が完了
し、製造が完了した半導体装置にダイソートテストを行
った後、前記ダイソートテストに合格した半導体装置に
のみ行うことを特徴とする。

【００３６】上記請求項１６に係る発明によれば、この
発明に係るスクリーニング方法を使用した半導体装置の
製造プロセスにおいて、より効率的なスクリーニングを
行えるスクリーニング工程の挿入位置が与えられる。

【００３７】

【発明の実施の形態】以下、図面を参照し、この発明を
実施の形態により説明する。 （第１の実施の形態）第１の実施の形態は、トンネル酸
化膜の膜質評価の方法と、その評価方法の根拠に関して
いる。

【００３８】リードディスターブによる、しきい値電圧
が上昇していく度合いは、トンネル酸化膜の膜質に依存
することが、知られている。さらに、しきい値電圧が上
昇していく度合いは、トンネル酸化膜に捕獲されている
正電荷が影響していることが判明した。これを証明する
実験結果を、図１および図２に示す。なお、正電荷は、
トンネル電流がトンネル酸化膜を通過するごとに、捕獲
されていく。

【００３９】図１および図２は、しきい値電圧の分布図
である。図１および図２中、矢印Ａに示す分布は、デー
タの書き込み／消去を繰り返して、トンネル酸化膜を強
制劣化させた後の装置について、全てのセルの記憶デー
タを“１”データにイニシャライズしたときの、しきい
値電圧の分布を示している。また、矢印Ｂに示す分布
は、トンネル酸化膜を強制劣化させた後の装置につい
て、全てのセルの記憶データを“１”データにイニシャ
ライズした後、低電圧ストレスを与え、リードディスタ
ーブを顕在化させたときの、しきい値電圧の分布を示し
ている。また、図２中、矢印Ｄに示す分布は、データの
書き込み／消去を繰り返して、トンネル酸化膜を強制劣
化させた後、アニールを行った装置について、全てのセ
ルの記憶データを“１”データにイニシャライズした
後、低電圧ストレスを与え、リードディスターブを顕在
化させたときの、しきい値電圧の分布を示している。な
お、アニールは、トンネル酸化膜に捕獲された正電荷
を、トンネル酸化膜から放出させることを目的に行って
いる。

【００４０】なお、矢印Ｂと、矢印Ｄとは、同じ装置に
ついてのしきい値電圧の分布を示しており、具体的には
矢印Ｂに示す分布を調べた後、全てのセルの記憶データ
を“１”データにイニシャライズしたうえで、アニール
を施し、次いで、矢印Ｄに示す分布を求めた。

【００４１】図２に示すように、アニールを施した後
（分布Ｄ）では、しきい値電圧が上昇していく度合い
が、アニールを施す前（分布Ｂ）に比べて遅く、低電圧
ストレスを与える時間が同じでも、しきい値電圧が最も
上昇したセルどうしの間に、ΔＶｔｈの差が生じてい
る。このアニール前後に生じるしきい値電圧差ΔＶｔｈ
は、トンネル酸化膜に捕獲されている正電荷の量に関係
がある。この結果より、アニール前後でのしきい値電圧
差ΔＶｔｈが小さいほど、捕獲された正電荷の量が少な
く、リードディスターブによる、しきい値電圧が上昇し
ていく度合いが小さくなる、といえる。つまり、リード
ディスターブ耐性が良い、ということである。したがっ
て、アニール前後でのしきい値電圧差ΔＶｔｈを評価す
れば、リードディスターブ耐性が良いか悪いかを識別で
きる。

【００４２】しかし、しきい値電圧の分布を、装置の一
つ一つに求め、さらにアニールを行って、再度、しきい
値電圧の分布を、装置の一つ一つに求めていく、という
作業は、膨大な時間を要すること、また、装置自体を強
制劣化させることなどから、実用的でない。そこで、以
下の手段を講じた。

【００４３】しきい値電圧差ΔＶｔｈは、トンネル酸化
膜に捕獲されている正電荷の量に関係する。つまり、正
電荷の量を評価すれば、しきい値電圧差ΔＶｔｈを、予
測できる。また、トンネル酸化膜を、浮遊ゲートと基板
との間に挟まれたキャパシタの誘電体膜と想定した。キ
ャパシタの正電荷の量を表す指標の一つに、フラットバ
ンド電圧Ｖｆｂがある。

【００４４】図３は、キャパシタのフラットバンド電圧
変化量の、アニール時間依存性を示す図である。図３の
縦軸は、アニール前のフラットバンド電圧と、アニール
後のフラットバンド電圧との電圧差の絶対値ΔＶｆｂ
で、単位は“volt”である。横軸はアニール時間で、単
位は“hour”である。また、測定条件は、面積０．１ｍ
ｍ² のｐ型基板のキャパシタに、ゲート電圧を“負”と
してＦＮストレスを印加し、０．０５Ｃ／ｃｍ² の電荷
をキャパシタに注入した。キャパシタは、ｐ型シリコン
基板の表面を酸化し、シリコン酸化膜を形成した後、シ
リコン酸化膜の上にゲート電極を形成した、ＭＯＳ型の
キャパシタである。

【００４５】図３に示すように、アニール温度が増加す
るにしたがって、電圧差ΔＶｆｂは、より大きく変化す
る。これは、アニール温度が増加するにしたがって、放
出される正電荷の量が増加することを示している。な
お、図３に“イニシャル”により示される破線は、ＦＮ
ストレスを印加する前のフラットバンド電圧と、ＦＮス
トレスを印加した後のフラットバンド電圧との電圧差の
絶対値である。つまり、ＦＮストレスを印加すること
で、フラットバンド電圧が０．６５Ｖ程度変動したこと
を示している。

【００４６】図４は、キャパシタのフラットバンド電圧
の、電荷注入量依存性を示す図である。図４の縦軸は、
フラットバンド電圧Ｖｆｂで、単位は“volt”である。
横軸は注入電荷量Ｑｉｎｊで、単位は“Ｃ／ｃｍ² ”で
ある。また、測定条件は、面積０．１ｍｍ² のｎ型基板
のキャパシタに、ゲート電圧を“負”としてＦＮストレ
スを印加し、電荷をキャパシタに注入した。キャパシタ
は、ｎ型シリコン基板の表面を酸化し、シリコン酸化膜
を形成した後、シリコン酸化膜の上にゲート電極を形成
した、ＭＯＳ型のキャパシタである。

【００４７】図４に示すように、ゲート電圧を“負”と
して電荷を注入した場合、３００℃のアニールに比べ、
４００℃のアニールの方がフラットバンド電圧の変化が
大きい。

【００４８】次に、装置のしきい値電圧の分布とアニー
ル温度との関係を調べた。図５は、しきい値電圧の分布
図である。図５中、矢印Ｄに示す分布は、データの書き
込み／消去を繰り返して、トンネル酸化膜を強制劣化さ
せた後、３００℃でアニールを行った装置のものであ
る。また、矢印Ｅに示す分布は、データの書き込み／消
去を繰り返して、トンネル酸化膜を強制劣化させた後、
４００℃でアニールを行った装置のものである。それぞ
れの装置において、全てのセルの記憶データを、“１”
データにイニシャライズした後、低電圧ストレスを与
え、リードディスターブを顕在化させている。また、こ
の試験には、６４ｋビットのメモリセルを有する装置を
使用した。なお、矢印Ｄに示す分布を持つ装置と、矢印
Ｅに示す分布を持つ装置とは、トンネル酸化膜を強制劣
化させるため条件、およびリードディスターブを顕在化
させるための条件をともに同じとしている。

【００４９】図５に示すように、３００℃および４００
℃のアニールを行った場合、しきい値電圧が変化する量
の差は、非常に小さい。この結果は、トンネル酸化膜中
に捕獲された正電荷のうち、３００℃以下によって放出
される正電荷が、低電圧ストレスによるしきい値電圧の
変化に対し、大きな影響を与えていることを示してい
る。すなわち、アニール温度を３００℃以下として、上
記の影響を与えている正電荷を選択的に放出させること
で、リードディスターブによるしきい値電圧の上昇をも
たらす実質的な正電荷の量をより正確にモニターできる
ことが判る。なお、低電圧ストレスによる、しきい値電
圧の変化とは、リードディスターブによる、しきい値電
圧の変化のことである。

【００５０】図６は、アニール前後でのメモリセルのし
きい値電圧差ΔＶｔｈと、アニール前後でのキャパシタ
のフラットバンド電圧差ΔＶｆｂとの関係を示す図であ
る。なお、ここでのアニール温度は、低電圧ストレスに
よるしきい値電圧の変化に影響している正電荷を放出で
きる温度とし、２５０℃に設定した。

【００５１】図６に示すように、しきい値電圧差ΔＶｔ
ｈが大きくなるにつれて、フラットバンド電圧差ΔＶｆ
ｂも大きくなっている。この結果は、アニール前後での
キャパシタのフラットバンド電圧差ΔＶｆｂと、アニー
ル前後でのメモリセルのしきい値電圧差ΔＶｔｈとの間
に相関があることを証明している。

【００５２】したがって、不揮発性半導体記憶装置が不
良となるしきい値電圧差ΔＶｔｈを求めておけば、図６
に示す関係から、不揮発性半導体記憶装置が不良となる
ときのキャパシタのフラットバンド電圧差ΔＶｆｂを決
めることができる。そして、フラットバンド電圧差ΔＶ
ｆｂが決められた値を越えて逸脱したとき、その不揮発
性半導体記憶装置は、リードディスターブ耐性が悪い、
と判断できる。このような装置を、出荷前にスクリーニ
ングすることで、リードディスターブ耐性が良く、信頼
性の良い装置を、市場に供給できる。

【００５３】上記トンネル酸化膜の膜質評価方法によれ
ば、キャパシタのアニール前後でのフラットバンド電圧
差ΔＶｆｂを基準とするので、トンネル酸化膜の膜質
を、電気的なストレスを与えずに評価できる。このた
め、良品のメモリセルに、ストレスを与えずにすむ。

【００５４】また、上記トンネル酸化膜の膜質評価方法
によれば、キャパシタに電気的なストレスを与えた後、
アニール前後でのフラットバンド電圧差ΔＶｆｂを調べ
るだけなので、短い時間でスクリーニングを終えること
ができる。しかも、スクリーニングに要する時間が短く
ても、上記したように、トンネル酸化膜の劣化が進行し
たときのしきい値電圧の分布を予測する方式であるの
で、ある程度の信頼性を見込むことができる。

【００５５】（第２の実施の形態）第２の実施の形態
は、第１の実施の形態で説明したトンネル酸化膜の膜質
評価方法を、実際の半導体製造プロセスに組み込み、半
導体装置のスクリーニング方法に、具体的に応用したと
きの実施の形態に関している。

【００５６】まず、不揮発性半導体記憶装置の種類に応
じ、スクリーニング条件を決める。不揮発性半導体記憶
装置において、メモリセルに低電圧ストレスをかけたと
きの、ストレス印加時間とリードディスターブ耐性の悪
いセルのしきい値電圧との間には、図７に示す関係があ
る。

【００５７】図７に示すように、ストレス印加時間の対
数に対して、しきい値電圧は、直線的に増加していく。
この関係から、不揮発性半導体記憶装置の保障時間で、
これを越えると不良となるしきい値電圧Ｖｔｈに対し
て、図７における低電圧ストレス印加時間（テスト時
間）での、これを越えると不揮発性半導体記憶装置が不
良となるしきい値電圧Ｖｔｈ０を求めることができる。
なお、可能であれば、図７における低電圧ストレス印加
時間（テスト時間）を、不揮発性半導体記憶装置の保障
時間にしてもかまわない。図７に示す、アニールによっ
て正電荷を無くしたチップと、スクリーニングの上限の
しきい値電圧差ΔＶｔｈ０を決めると、図６により、し
きい値電圧差ΔＶｔｈ０に対応するフラットバンド電圧
差ΔＶｆｂ０が決まり、スクリーニングの条件が決ま
る。

【００５８】なお、図６は６４ｋビットでのしきい値電
圧差とフラットバンド電圧差との関係であるが、ビット
数を増やした場合や、不揮発性半導体記憶装置の種類が
異なる場合でも、同様にスクリーニング条件が決定され
得る、具体的には、その場合での、しきい値電圧差とフ
ラットバンド電圧差との関係（図６に相当する関係）、
およびストレス印加時間とリードディスターブ耐性の悪
いセルのしきい値電圧との関係（図７に相当する関係）
を評価し、上記手順で、これを越えると不揮発性半導体
記憶装置が不良となるしきい値電圧変化量に対応するフ
ラットバンド電圧差ΔＶｆｂ０を求めることにより、こ
の発明によるスクリーニングを行うことができる。

【００５９】次に、スクリーニングの手順を示す。図９
（ａ）〜（ｄ）は、メモリセル、およびこのメモリセル
の評価に使用するためのキャパシタの製造から、キャパ
シタへの高電界ストレスの印加までを示した断面図であ
る。

【００６０】まず、図９（ａ）に示すように、半導体ウ
ェーハ１の上に、素子分離用のフィールド酸化膜２を形
成する。次いで、図９（ｂ）に示すように、ウェーハ１
の上に、ゲート酸化膜（トンネル酸化膜）３を形成す
る。次いで、図９（ｃ）に示すように、ゲート酸化膜３
の上に、将来、浮遊ゲートとなる電極４-1、および評価
用のキャパシタの電極（以下、ゲート電極と呼ぶ）４-2
を形成する。これにより、メモリセルの一部分と、トン
ネル酸化膜中の正電荷量を評価するためのＭＯＳ型キャ
パシタとが形成される。

【００６１】次に、図９（ｄ）に示すように、ＭＯＳ型
キャパシタのゲート電極４-2にプローブ５を当て、例え
ば定電流ストレスによりゲート電圧Ｖｇを“負”で、電
荷注入量が１Ｃ／ｃｍ² となる高電界ストレスを印加す
る。このときのストレス印加量は、図６に示すような、
酸化膜中の正電荷量とセルのしきい値電圧差との間に相
関がある量であれば、特に限定されるものではない。し
かし、好ましくは、キャパシタのゲート酸化膜３への、
トンネル電流による、電荷注入量が１Ｃ／ｃｍ² 〜５Ｃ
／ｃｍ² の範囲となる量がよい。この範囲は、トンネル
酸化膜３に、装置の保障時間内に注入される電荷量に相
当する。また、このときに、図８に示すように、ストレ
ス印加時のゲート電圧変化量が大きい場合は、ストレス
による酸化膜質の劣化が大きいため、そのウェーハを不
良品として分類し、スクリーニングする。

【００６２】次に、フラットバンド電圧Ｖｆｂ１を測定
する。その後、例えば２５０℃で１時間のアニールを行
う。ただし、アニール温度は、２５０℃に限定されるも
のではなく、リードディスターブでのしきい値変化に対
して影響している正電荷が充分に放出される温度であれ
ばよい。また、アニール時間も１時間に限定されるもの
ではなく、前記正電荷が充分に放出される時間であれば
よい。

【００６３】次に、フラットバンド電圧Ｖｆｂ２を測定
する。その後、アニール前後での正電荷量の差を示す量
である、フラットバンド電圧Ｖｆｂ２とＶｆｂ１との差
ΔＶｆｂが、スクリーニング条件として設定したΔＶｆ
ｂ０を越える場合は、そのウェーハを不良品として分類
し、スクリーニングする。

【００６４】なお、上記スクリーニング工程は、浮遊ゲ
ート電極を形成した直後に限定されるものではなく、例
えば浮遊ゲート電極および制御ゲート電極を形成し、ソ
ース／ドレインを形成するための不純物の注入が終わっ
た時点など、不揮発性半導体記憶装置の製造工程の途中
で行ってもよい。

【００６５】また、ストレスの印加方法は、定電流スト
レスに限定されるものではなく、低電圧ストレスや両極
性ストレスなど、別の方法でも構わない。また、ストレ
ス印加による酸化膜の劣化量の評価は、前記ゲート電圧
の変化に限定されるものではなく、別の方法でも構わな
い。

【００６６】（第３の実施の形態）第３の実施の形態
は、第２の実施の形態と同様に、半導体製造プロセスに
組み込んだときの、より具体的なスクリーニング方法に
関している。

【００６７】まず、第２の実施の形態と同様にして、ス
クリーニング条件を決める。次に、スクリーニングの手
順を示す。図１０（ａ）〜（ｄ）は、メモリセル、およ
びこのメモリセルの評価に使用するためのキャパシタの
製造から、キャパシタへの高電界ストレスの印加までを
示した断面図である。

【００６８】まず、図１０（ａ）に示すように、装置形
成用の半導体ウェーハ１-1の上、および評価用の半導体
ウェーハ１-2の上それぞれに、同時に素子分離用のフィ
ールド酸化膜２を形成する。次いで、図１０（ｂ）に示
すように、装置形成用のウェーハ１-1の上、および評価
用のウェーハ１-2の上それぞれに、同時にゲート酸化膜
（トンネル酸化膜）３を形成する。次いで、図１０
（ｃ）に示すように、装置形成用のウェーハ１-1のゲー
ト酸化膜３の上に、将来、浮遊ゲートとなる電極４-1を
形成する。これと同時に、評価用のウェーハ１-2の上
に、評価用のキャパシタのゲート電極４-2を形成する。

【００６９】次に、図１０（ｄ）に示すように、評価用
のウェーハ１-2を抜き取り、第２の実施の形態と同様に
して、スクリーニングを行う。つまり、ＭＯＳ型キャパ
シタのゲート電極４-2にプローブ５を当て、例えば定電
流ストレスによりゲート電圧Ｖｇを“負”で、電荷注入
量が１Ｃ／ｃｍ² となる高電界ストレスを印加する。こ
のときのストレス印加量は、図６に示すような、酸化膜
中の正電荷量とセルのしきい値電圧差との間に相関があ
る量であれば、特に限定されるものではない。しかし、
好ましくは、電荷注入量が１Ｃ／ｃｍ² 〜５Ｃ／ｃｍ²
の範囲がよい。この範囲は、トンネル酸化膜３に、装置
の保障時間内に注入される電荷量に相当する。また、こ
のときに、図８に示すように、ストレス印加時のゲート
電圧変化量が大きい場合は、ストレスによる酸化膜質の
劣化が大きいため、そのウェーハを不良品として分類
し、スクリーニングする。

【００７０】次に、フラットバンド電圧Ｖｆｂ１を測定
する。その後、例えば２５０℃で１時間のアニールを行
う。ただし、アニール温度は、２５０℃に限定されるも
のではなく、リードディスターブでのしきい値変化に対
して影響している正電荷が充分に放出される温度であれ
ばよい。また、アニール時間も１時間に限定されるもの
ではなく、前記正電荷が充分に放出される時間であれば
よい。

【００７１】次に、フラットバンド電圧Ｖｆｂ２を測定
する。その後、アニール前後での正電荷量の差を示す量
である、フラットバンド電圧Ｖｆｂ２とＶｆｂ１との差
ΔＶｆｂが、スクリーニング条件として設定したΔＶｆ
ｂ０を越える場合は、そのウェーハを不良品として分類
し、スクリーニングする。

【００７２】なお、上記スクリーニング工程は、浮遊ゲ
ート電極を形成した直後に限定されるものではなく、例
えば浮遊ゲート電極および制御ゲート電極を形成し、ソ
ース／ドレインを形成するための不純物の注入が終わっ
た時点など、不揮発性半導体記憶装置の製造工程の途中
で行ってもよい。

【００７３】また、ストレスの印加方法は、定電流スト
レスに限定されるものではなく、低電圧ストレスや両極
性ストレスなど、別の方法でも構わない。また、ストレ
ス印加による酸化膜の劣化量の評価は、前記ゲート電圧
の変化に限定されるものではなく、別の方法でも構わな
い。

【００７４】また、評価用のウェーハ１-2には、装置形
成用のウェーハ１-1と同様に、フィールド酸化膜２を形
成したが、トンネル酸化膜３だけを、形成するようにし
ても良い。

【００７５】このような第３の実施の形態によれば、ト
ンネル酸化膜３の評価を、製造ロットごとにでき、製造
ロットごとのスクリーニングが可能となる、という効果
を得ることができる。

【００７６】（第４の実施の形態）第４の実施の形態
は、第２の実施の形態と同様に、半導体製造プロセスに
組み込んだときの、より具体的なスクリーニング方法に
関している。

【００７７】まず、第２の実施の形態と同様にして、ス
クリーニング条件を決める。次に、スクリーニングの手
順を示す。図１１（ａ）〜（ｄ）は、メモリセル、およ
びこのメモリセルの評価に使用するためのキャパシタの
製造から、キャパシタへの高電界ストレスの印加までを
示した断面図である。

【００７８】まず、図１１（ａ）に示すように、装置形
成用の半導体ウェーハ１の上に、素子分離用のフィール
ド酸化膜２を形成する。次いで、図１１（ｂ）に示すよ
うに、ウェーハ１の上に、ゲート酸化膜（トンネル酸化
膜）３を形成する。次いで、図１１（ｃ）に示すよう
に、ウェーハ１のゲート酸化膜３の上に、将来、浮遊ゲ
ートとなる電極４-1を形成する。これと同時に、ウェー
ハ１の上に、評価用のキャパシタのゲート電極４-2を、
チップごとに形成する。図１１（ａ）〜（ｄ）では、チ
ップ１とチップ２との２つが示されている。

【００７９】次に、図１１（ｄ）に示すように、第２の
実施の形態と同様にして、スクリーニングを行う。つま
り、チップごとに形成されたＭＯＳ型キャパシタのゲー
ト電極４-2にそれぞれ、プローブ５を当て、例えば定電
流ストレスによりゲート電圧Ｖｇを“負”で、電荷注入
量が１Ｃ／ｃｍ² となる高電界ストレスを印加する。こ
のときのストレス印加量は、図６に示すような、酸化膜
中の正電荷量とセルのしきい値電圧差との間に相関があ
る量であれば、特に限定されるものではない。しかし、
好ましくは、電荷注入量が１Ｃ／ｃｍ² 〜５Ｃ／ｃｍ²
の範囲がよい。この範囲は、トンネル酸化膜３に、装置
の保障時間内に注入される電荷量に相当する。また、こ
のときに、図８に示すように、ストレス印加時のゲート
電圧変化量が大きい場合は、ストレスによる酸化膜質の
劣化が大きいため、そのウェーハを不良品として分類
し、スクリーニングする。

【００８０】次に、フラットバンド電圧Ｖｆｂ１を測定
する。その後、例えば２５０℃で１時間のアニールを行
う。ただし、アニール温度は、２５０℃に限定されるも
のではなく、リードディスターブでのしきい値変化に対
して影響している正電荷が充分に放出される温度であれ
ばよい。また、アニール時間も１時間に限定されるもの
ではなく、前記正電荷が充分に放出される時間であれば
よい。

【００８１】次に、フラットバンド電圧Ｖｆｂ２を測定
する。その後、アニール前後での正電荷量の差を示す量
である、フラットバンド電圧Ｖｆｂ２とＶｆｂ１との差
ΔＶｆｂが、スクリーニング条件として設定したΔＶｆ
ｂ０を越える場合は、そのウェーハを不良品として分類
し、スクリーニングする。

【００８２】なお、上記スクリーニング工程は、浮遊ゲ
ート電極を形成した直後に限定されるものではなく、例
えば浮遊ゲート電極および制御ゲート電極を形成し、ソ
ース／ドレインを形成するための不純物の注入が終わっ
た時点など、不揮発性半導体記憶装置の製造工程の途中
で行ってもよい。

【００８３】また、ストレスの印加方法は、定電流スト
レスに限定されるものではなく、低電圧ストレスや両極
性ストレスなど、別の方法でも構わない。また、ストレ
ス印加による酸化膜の劣化量の評価は、前記ゲート電圧
の変化に限定されるものではなく、別の方法でも構わな
い。

【００８４】また、チップごとに形成される評価用のキ
ャパシタは、メモリセルアレイの近傍に設けられるのが
好ましいが、ダイシングラインに形成されるようにして
も良い。

【００８５】このような第４の実施の形態によれば、ト
ンネル酸化膜３の評価を、ウェーハ１面内で、よりロー
カルに行うことができ、チップごとのスクリーニングが
可能となる、という効果を得ることができる。

【００８６】（第５の実施の形態）第５の実施の形態
は、第２の実施の形態と同様に、半導体製造プロセスに
組み込んだときの、より具体的なスクリーニング方法に
関している。

【００８７】まず、第２の実施の形態と同様にして、ス
クリーニング条件を決める。次に、スクリーニングの手
順を示す。図１２（ａ）〜（ｄ）は、メモリセル、およ
びこのメモリセルの評価に使用するためのキャパシタの
製造から、キャパシタへの高電界ストレスの印加までを
示した断面図である。

【００８８】まず、図１２（ａ）に示すように、装置形
成用の半導体ウェーハ１の上に、素子分離用のフィール
ド酸化膜２を形成する。次いで、図１２（ｂ）に示すよ
うに、ウェーハ１の上に、ゲート酸化膜（トンネル酸化
膜）３を形成する。次いで、図１２（ｃ）に示すよう
に、ウェーハ１のゲート酸化膜３の上に、将来、浮遊ゲ
ートとなる電極４-1を形成する。これと同時に、ウェー
ハ１の上に、評価用のキャパシタのゲート電極４-2を、
チップごとに形成する。図１２（ａ）〜（ｄ）では、チ
ップ１とチップ２との２つが示されている。

【００８９】次に、図１２（ｄ）に示すように、不揮発
性半導体装置を完成させる。完成される不揮発性半導体
装置の一例を挙げれば、同図に示すように、ＯＮＯ（Ox
ide-Nitride-Oxide ）絶縁膜１０を介して浮遊ゲート４
-1と容量結合される制御ゲート（ワード線）６を形成
し、浮遊ゲート４-1や制御ゲート６などを互いに絶縁す
る層間絶縁膜７を形成する。この後、層間絶縁膜７の上
に、図示せぬ箇所でメモリセルのドレインに接続される
ビット線８を形成した後、層間絶縁膜７の上に、ビット
線８どうしを絶縁するとともに、装置を保護するパッシ
ベーション膜９を形成する。例えばこのようにして、装
置を完成させた後、評価用のキャパシタのゲート電極４
-2をそれぞれ、露出させる。この後、第２の実施の形態
と同様にして、スクリーニングを行う。つまり、チップ
ごとに形成されたＭＯＳ型キャパシタのゲート電極４-2
にそれぞれ、プローブ５を当て、例えば定電流ストレス
によりゲート電圧Ｖｇを“負”で、電荷注入量が１Ｃ／
ｃｍ² となる高電界ストレスを印加する。このときのス
トレス印加量は、図６に示すような、酸化膜中の正電荷
量とセルのしきい値電圧差との間に相関がある量であれ
ば、特に限定されるものではない。しかし、好ましく
は、電荷注入量が１Ｃ／ｃｍ² 〜５Ｃ／ｃｍ² の範囲が
よい。この範囲は、トンネル酸化膜３に、装置の保障時
間内に注入される電荷量に相当する。また、このとき
に、図８に示すように、ストレス印加時のゲート電圧変
化量が大きい場合は、ストレスによる酸化膜質の劣化が
大きいため、そのウェーハを不良品として分類し、スク
リーニングする。

【００９０】次に、フラットバンド電圧Ｖｆｂ１を測定
する。その後、例えば２５０℃で１時間のアニールを行
う。ただし、アニール温度は、２５０℃に限定されるも
のではなく、リードディスターブでのしきい値変化に対
して影響している正電荷が充分に放出される温度であれ
ばよい。また、アニール時間も１時間に限定されるもの
ではなく、前記正電荷が充分に放出される時間であれば
よい。

【００９１】次に、フラットバンド電圧Ｖｆｂ２を測定
する。その後、アニール前後での正電荷量の差を示す量
である、フラットバンド電圧Ｖｆｂ２とＶｆｂ１との差
ΔＶｆｂが、スクリーニング条件として設定したΔＶｆ
ｂ０を越える場合は、そのウェーハを不良品として分類
し、スクリーニングする。

【００９２】なお、上記スクリーニング工程は、全ての
チップに対して行っても良く、また、ダイソートテスト
における各機能試験に合格したチップに対してのみ、行
うようにしても良い。

【００９３】また、ストレスの印加方法は、定電流スト
レスに限定されるものではなく、低電圧ストレスや両極
性ストレスなど、別の方法でも構わない。また、ストレ
ス印加による酸化膜の劣化量の評価は、前記ゲート電圧
の変化に限定されるものではなく、別の方法でも構わな
い。

【００９４】また、チップごとに形成される評価用のキ
ャパシタは、メモリセルアレイの近傍に設けられるのが
好ましいが、ダイシングラインに形成されるようにして
も良い。

【００９５】このような第５の実施の形態によれば、第
４の実施の形態と同様な効果を得ることができるととも
に、不揮発性半導体記憶装置チップが完成した状態で、
トンネル酸化膜３の評価をできる、という効果を得るこ
とができる。さらに、各機能試験に合格したチップに対
してのみ、スクリーニング工程を行うようにすれば、ス
クリーニング工程に要する時間を短縮できる、という効
果も得ることができる。

【００９６】

【発明の効果】以上説明したように、この発明によれ
ば、メモリセルにストレスを与えることなく、短時間で
メモリセルのトンネル絶縁膜の膜質を評価できるトンネ
ル絶縁膜の膜質評価方法と、その評価方法を用いた半導
体装置のスクリーニング方法とを提供できる。

【図面の簡単な説明】

【図１】ビット数としきい値電圧との関係を示す図。

【図２】ビット数としきい値電圧との関係を示す図。

【図３】フラットバンド電圧差とアニール時間との関係
を示す図。

【図４】フラットバンド電圧差と電荷注入量との関係を
示す図。

【図５】ビット数としきい値電圧との関係を示す図。

【図６】しきい値電圧差とフラットバンド電圧差との関
係を示す図。

【図７】しきい値電圧とストレス印加時間との関係を示
す図。

【図８】ゲート電圧の変化量と注入電荷量との関係を示
す図。

【図９】（ａ）〜（ｄ）図はこの発明の第２の実施の形
態に係るスクリーニング方法を示す断面図。

【図１０】（ａ）〜（ｄ）図はこの発明の第３の実施の
形態に係るスクリーニング方法を示す断面図。

【図１１】（ａ）〜（ｄ）図はこの発明の第４の実施の
形態に係るスクリーニング方法を示す断面図。

【図１２】（ａ）〜（ｄ）図はこの発明の第５の実施の
形態に係るスクリーニング方法を示す断面図。

【図１３】ビット数としきい値電圧との関係を示す図。

【図１４】ビット数としきい値電圧との関係を示す図。

【符号の説明】

１…半導体ウェーハ、 ２…フィールド酸化膜、 ３…トンネル酸化膜、 ４-1…浮遊ゲート、 ４-2…評価用のキャパシタのゲート電極、 ５…プローブ、 ６…制御ゲート（ワード線）、 ７…層間絶縁膜、 ８…ビット線、 ９…パッシベーション膜、 １０…ＯＮＯ絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792

Claims (16)

【特許請求の範囲】
1. 【請求項１】 基板上に、トンネル絶縁膜領域となる一
   の部分と、他の部分とを含む絶縁膜を形成し、 前記絶縁膜の他の部分に電気的なストレスを与えた後ア
   ニールを施し、アニール前後で前記絶縁膜の他の部分の
   電気的特性を測定して前記ストレスが与えられたことで
   前記絶縁膜の他の部分に捕獲された正電荷の量を調べ、 前記絶縁膜の他の部分に捕獲された正電荷の量に基づ
   き、前記絶縁膜の一の部分におけるトンネル絶縁膜とし
   ての膜質を評価することを特徴とするトンネル絶縁膜の
   膜質評価方法。
2. 【請求項２】 前記一の部分を、装置形成用の半導体基
   板の上に形成し、前記他の部分を、少なくとも前記装置
   形成用の半導体基板とは異なった評価用の半導体基板の
   上に形成することを特徴とする請求項１に記載のトンネ
   ル絶縁膜の膜質評価方法。
3. 【請求項３】 前記電気的なストレスは、前記絶縁膜の
   他の部分をキャパシタの誘電体膜とし、前記誘電体膜に
   トンネル電流を流すことであることを特徴とする請求項
   １および請求項２いずれかに記載のトンネル絶縁膜の膜
   質評価方法。
4. 【請求項４】 前記電気的なストレスを与える際、前記
   トンネル絶縁膜への電荷注入量が１Ｃ／ｃｍ² 〜５Ｃ／
   ｃｍ² に設定されることを特徴とする請求項３に記載の
   トンネル絶縁膜の膜質評価方法。
5. 【請求項５】 前記他の部分に捕獲された正電荷の量
   は、前記絶縁膜の他の部分に電気的なストレスを与えた
   後の前記アニールを施す前に前記キャパシタの第１のフ
   ラットバンド電圧を測定し、前記第１のフラットバンド
   電圧を測定した後、前記キャパシタを、捕獲された正電
   荷が放出される温度でアニールし、前記アニールした後
   の第２のフラットバンド電圧を測定し、前記第１のフラ
   ットバンド電圧と、前記第２のフラットバンド電圧との
   差によって調べることを特徴とする請求項３および請求
   項４いずれかに記載のトンネル絶縁膜の膜質評価方法。
6. 【請求項６】 半導体基板上に絶縁膜を形成し、前記絶
   縁膜上に、導体層を形成し、前記基板、前記絶縁膜、前
   記導体層からなるキャパシタ構造を含む第１の構造体
   と、前記基板、前記絶縁膜、前記導体層からなるキャパ
   シタ構造を含む、前記第１の構造体の評価に使用するた
   めの第２の構造体とを形成する第１の工程と、 前記第２の構造体に電気的なストレスを与える第２の工
   程と、 前記電気的なストレスが与えられた後、前記第２の構造
   体の前記絶縁膜に捕獲された第１の正電荷の量を検出す
   る第３の工程と、 前記第２の構造体を、前記第２の構造体の前記絶縁膜に
   捕獲された正電荷が放出される温度でアニールし、アニ
   ールした後、前記第２の構造体の前記絶縁膜に捕獲され
   ている第２の正電荷の量を検出する第４の工程と、 前記第１の正電荷の量と、前記第２の正電荷の量との差
   に基づき、前記第１の構造体の良否を分類する第５の工
   程とを具備することを特徴とする前記第１の構造体を含
   んで構成される半導体装置のスクリーニング方法。
7. 【請求項７】 前記第１の構造体を、装置形成用の半導
   体基板の上に形成し、前記第２の構造体を、少なくとも
   前記装置形成用の半導体基板とは異なった評価用の半導
   体基板の上に形成することを特徴とする請求項６に記載
   の半導体装置のスクリーニング方法。
8. 【請求項８】 前記第２の構造体の前記絶縁膜に捕獲さ
   れた正電荷の量は、前記第２の構造体に含まれるキャパ
   シタのフラットバンド電圧によりモニターされることを
   特徴とする請求項６および請求項７いずれかに記載の半
   導体装置のスクリーニング方法。
9. 【請求項９】 前記アニール前後での前記フラットバン
   ド電圧の差が所定の値を越えていたとき、前記第１の構
   造体を不良として分類することを特徴とする請求項８に
   記載の半導体装置のスクリーニング方法。
10. 【請求項１０】 前記電気的なストレスは、前記第２の
    構造体に含まれるキャパシタにトンネル電流を流すこと
    であることを特徴とする請求項６乃至請求項９いずれか
    一項に記載の半導体装置のスクリーニング方法。
11. 【請求項１１】 前記第２の構造体に含まれるキャパシ
    タの絶縁膜に、１Ｃ／ｃｍ² 〜５Ｃ／ｃｍ² の電荷を注
    入することを特徴とする請求項１０に記載の半導体装置
    のスクリーニング方法。
12. 【請求項１２】 前記アニールを、３００℃以下の温度
    で施すことを特徴とする請求項６乃至請求項１１いずれ
    か一項に記載の半導体装置のスクリーニング方法。
13. 【請求項１３】 前記第１の構造体に含まれるキャパシ
    タ構造は、前記絶縁膜をトンネル絶縁膜とし、前記導体
    層を浮遊ゲートとする不揮発性メモリセルの一部分であ
    ることを特徴とする請求項６乃至請求項１２いずれか一
    項に記載の半導体装置のスクリーニング方法。
14. 【請求項１４】 前記第２〜第５の工程を、前記絶縁膜
    を形成後、前記不揮発性メモリセルを有する半導体装置
    の製造が完了するまでの間の任意の工程間に行うことを
    特徴とする請求項１３に記載の半導体装置のスクリーニ
    ング方法。
15. 【請求項１５】 前記第２〜第５の工程を、前記不揮発
    性メモリセルを有する半導体装置の製造が完了した後に
    行うことを特徴とする請求項１３に記載の半導体装置の
    スクリーニング方法。
16. 【請求項１６】 前記第２〜第５の工程を、前記不揮発
    性メモリセルを有する半導体装置の製造が完了し、製造
    が完了した半導体装置にダイソートテストを行った後、
    前記ダイソートテストに合格した半導体装置にのみ行う
    ことを特徴とする請求項１３に記載の半導体装置のスク
    リーニング方法。