JP2005109454A

JP2005109454A - 半導体装置の製造方法

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Publication number: JP2005109454A
Application number: JP2004259653A
Authority: JP
Inventors: Kazutoshi Ishii; 和敏石井; Jun Osanai; 潤小山内; Yuichiro Kitajima; 裕一郎北島; Shishiyo Minami; 志昌南; Keisuke Kamimura; 啓介上村; Yoshikazu Wake; 美和和気
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2003-09-09
Filing date: 2004-09-07
Publication date: 2005-04-21
Anticipated expiration: 2024-09-07
Also published as: US20050124081A1; CN100388413C; US7192790B2; CN1595609A; JP4880888B2

Abstract

【課題】電気特性バラツキを低減させ、半導体装置を高品質を高歩留で製造できる半増体装置製造方法を実現する。
【解決手段】製品となる半導体装置を形成するウェハを製造する本体ウェハ製造工程と、モニタ素子を形成するウェハを製造するモニタウェハ製造工程からなる半導体製造方法であってモニタリング工程のみを共有し、前記本体ウェハ製造工程はバラツキ低減工程を含み、前記モニタ製造工程は、出来栄え観測工程と条件設定工程を含む半導体製造方法とした。
【選択図】図１

Description

本発明は、半導体装置の製造方法である。特に半導体装置の製造工程途中でのモニタリング方法とモニタリング情報を後続する製造工程への反映方法とを含む半導体装置の製造方法に関するものである。

もの作りにおいて、製造バラツキは製品の特性（機能、性能や形状を含む）の均一性を奪うものであり、製品規格を拡げて製造歩留を維持する（品質低下）か、製品規格を維持して製造歩留を落とす（コスト上昇）か、製造業者にとって重い決断になる。こうした中、代表的な大量生産品である半導体装置の製造方法についても、コスト優先の製造方法と品質優先の製造方法を融合させた改善された製造方法がいくつか試行されてきた。前記改善された製造方法を説明する前に、先ず半導体装置の一般的な製造方法について説明する。

半導体装置は、多数のトランジスタやダイオード等の電子素子及びそれらの電子素子を電気的に接続する配線が形成された半導体チップ（例えば、厚み0.5mm、たて10mm、横8mm）が、その使用形態に応じたパッケージに封止されて、コンピュータ等の電子装置に組込み込まれ利用される。半導体装置の製造工程は、図２に示したマクロ製造工程フローように、多数の半導体チップが形成されるウェハを数十枚まとめて一括（ロット）製造する製造前工程Ｘと、ウェハに形成された半導体チップを個々に切り離し、パッケージに実装し製品検査する製造後工程Ｙからなる。FPLD（ディジタルIC）やフューズメモリ等の様に、製造後工程Ｙ終了後にユーザが機能を決定する例外的な半導体装置もあるが、半導体装置の電気特性は、ウェハに半導体チップが形成された時点、言い換えれば製造前工程Ｘ終了時点でほぼ決定される。以下では製造後工程Ｙ起因の特性変動は考えないものとする。従って、本明細書では、半導体装置の製造工程について製造前工程Ｘについてのみ説明し、製造後工程Ｙの説明は、非特許文献１に譲る。

ここに、半導体装置の製造前工程Ｘを図3の一般的な製造工程フローを用いて説明する（例えば、非特許文献１参照。）。この半導体装置はCMOS半導体装置とも呼ばれる。

１．フィールド酸化膜形成
半導体基板、Ｐ型半導体基板表面付近に部分的に膜厚の異なる絶縁膜を、熱酸化等により選択的に形成する（図３、工程Ｊ）。

２．Ｎウェル形成
Ｎウェル形成用のPhos(リン)等を選択的に半導体基板表面にイオン注入しＮウェルを形成する（図３、工程Ｋ）。

３．ＬＯＣＯＳ分離
Ｐ型半導体基板表面付近にＰ型チャネルストッパー形成用のBF₂等を選択的に半導体基板表面にイオン注入した後、LOCOS法等により選択的に素子分離用絶縁膜とチャネルストッパーを形成する（図３、工程Ｌ）。

４．チャネルドープ
将来MOSトランジスタを形成する素子形成用能動領域に選択的に閾値電圧制御用のPhos等を半導体基板表面にイオン注入し不純物注入領域を形成する（図３、工程Ｍ）。

５．ゲート酸化
素子形成用能動領域の半導体基板表面付近の酸化膜を除去し、熱酸化等によりゲート酸化膜を形成する（図３、工程Ｎ）。

６．ポリシリコンゲート
ゲート酸化膜上にCVD技術、フォトリソグラフィ技術、エッチング技術を用いて選択的にポリシリコンゲートを形成する（図３、工程Ｏ）。

７．ソース／ドレイン形成
Ｐ型半導体基板表面にCVD法または熱酸化法により酸化膜を形成した後、素子形成用能動領域の所望領域にポリシリコンゲートと酸化膜に対してセルフアライメント的にソース／ドレイン（ＳＤ）形成用の不純物原子を半導体基板表面にイオン注入し、Ｎ型ソース領域とＮ型ドレイン領域、Ｐ型ソースとＰ型ドレイン領域を形成する（図３、工程Ｐ）。

８．層間絶縁膜形成
Ｐ型半導体基板表面にCVD法等により酸化膜を堆積し層間絶縁膜を形成する（図３、工程Ｑ）。

９．コンタクトホール形成
層間絶縁膜１６３の所望の領域にフォトリソグラフィ技術、エッチング技術を用いて選択的にコンタクトホールを形成する（図３、工程Ｒ）。

１０．金属配線形成
層間絶縁膜上にスパッタ技術、フォトリソグラフィ技術、エッチング技術等を用いて選択的に金属配線を形成する（図３、工程Ｓ）。

１１．保護膜
金属配線上に、保護膜２７０を堆積し、所望の領域（外部接続端子領域等の金属配線）を選択的に窓明けする（図３、工程Ｔ）。

１２．ウェハ検査
ウェハプローバを介して半導体チップとＩＣテスタを電気的に接続し、半導体装置の電気特性等を検査する（図３、工程Ｕ）。

以上述べたように、半導体装置は長い製造工程を経て製造される。この製造工程は細かく見ると１００ステップを遥かに越える複雑な製造工程である。

半導体装置の電気特性は、前記半導体チップに含まれる回路素子の特性により決定される。半導体装置の代表的な回路素子であるMOSトランジスタの非飽和時における電気特性は、よく知られているように式１で近似される。

Id＝μC（W/L）（Vg−Vt）Vd 式１
ここで、
Id：トランジスタのドレイン電流
μ：トランジスタのキャリア移動度
C：トランジスタの単位面積当ゲート容量
W: トランジスタのゲート長
L：トランジスタのゲート幅
Vｇ：トランジスタのゲート・ソース間電圧
Vd：トランジスタのドレイン・ソース間電圧
Vt：トランジスタの閾値電圧
式１により、トランジスタの電流特性は多くの特性パラメータで決定されることがわかる。更に、閾値電圧Vtは式2で決定される。

Vt＝V_F＋2Φ_F＋（Q_A＋Q_B）／C 式２
ここで、
V_F：フラットバンド電圧
Φ_F：不純物によるフェルミ順位のシフト
Q_A：酸化膜とシリコン表面の単位面積当界面電荷
Q_B：空乏層の単位面積当電荷
C：トランジスタの単位面積当ゲート容量
前述の１００ステップを越える製造工程で製造されるトランジスタの電気特性は、長い製造工程の影響で大きくばらつくことがある。半導体装置を商品化する場合は、このバラツキを考慮して品質とコストの兼ね合いで製品仕様を決定し、半導体装置の電気特性が製品仕様を満たすように回路設計する。しかし、市場の強い要求でコストを犠牲にして精度の良さという高品質を優先せざるを得ない場合がある。電気特性バラツキに敏感な特性パラメータ、例えば閾値電圧Vtは、ロット間はもとよりウェハ間やロット内、更に半導体チップ内でも大きなバラツキを生じることがある。閾値電圧Vtのような半導体装置の電気特性バラツキへの寄与率が大きいパラメータのバラツキを吸収し低減化する製造方法の実現が従来から望まれていた。

従来から前記課題を解決する閾値電圧Vtのバラツキを低減化する半導体装置製造方法が提案されている。この製造方法は、例えば図２の一般的な製造工程フローに図１４のバラツキを低減化する工程を追加したものである。前記バラツキを低減化する工程は、製造工程途中で製品の出来栄えを測定観測する出来栄え観測工程Fと、その観測情報を用いて、半導体装置の後続する製造工程に含まれるバラツキ低減工程Hの製造条件を設定する条件設定工程Gと、設定された製造条件で電気特性バラツキを吸収して半導体装置を製造するバラツキ低減工程Hを含む製造方法である。前記３工程は、前述のウェハ検査（図３、工程Ｕ）を拡張した工程とみなすことができる。

前記課題を解決する第1の従来技術は、現行製造条件で製造中の半導体チップに含まれる電子素子の閾値電圧Vtを測定（またはシミュレーション）し、半導体装置の現行製造条件とその測定結果から、次ロット製造の次回製造条件を調節決定し半導体装置の閾値電圧Vtのバラツキを低減化し、電気特性バラツキを低減化するするフィードバック式製造方法である（例えば、特許文献1参照。）。前記課題を解決する第２の従来技術は、製造中の半導体チップに含まれる受動素子の値（例えば、抵抗値）を調節して閾値電圧Vtなどのバラツキをチップ毎に吸収し、半導体装置の電気特性バラツキを低減化するトリミング式製造方法である（例えば、特許文献２参照。）。これらの従来技術について以下簡単に説明するが、詳細な説明は特許文献に譲る。

製造バラツキを低減化させる従来の半導体装置製造方法であるフィードバック式製造方法は、新たに半導体装置を製造する場合に、製造工程の現行製造条件から次回製造条件を設定する方法である。すなわち、前記現行製造条件で製造された半導体製品の閾値電圧Vtを測定し、現在製造中の半導体装置の出来栄えを測定または評価し（図１５、工程F）、次にあらかじめ準備された判定基準に則り次回製造条件を見直し決定し（図１５、工程G）、前記次回製造条件で次回の半導体装置を製造する（図１５、工程H）半導体装置の電気特性バラツキを低減化する製造方法である。このフィードバック式製造方法によると、現在のバラツキ情報により、次回の製造条件が調整され、半導体装置の電気特性バラツキが低減される。具体的な次回製造条件の決定方法を、図1５に示した。

製造バラツキを低減化させる従来の他の半導体装置製造方法であるトリミング式製造方法は図１８に示すようなトリミング回路を利用する。図１８のトリミング回路では、外部入力端子３００と外部入力端子３０１間に抵抗２２０と抵抗２２１が電気的に直列接続されており、抵抗２２０、２２１にはそれぞれヒューズ２３０、２３１が並列に接続され、さらに抵抗２２０と抵抗２２１との接続点にトランジスタ２１０のゲート電極が接続される。トランジスタ２１０のドレイン領域は内部回路２４０を介して外部入出力端子３０３に、ソース領域は内部回路２４１を介して外部入出力端子３０４に接続されている。本半導体装置のトリミング回路のヒューズ２３０、２３１は、例えばポリシリコンで形成されているが、アルミニウムなどの金属薄膜でもよい。ここで、抵抗２２０、２２１、ヒューズ２３０、２３１のペアは必要に応じて複数個設置される事がある。

トリミング式製造方法では、製造工程中で半導体装置の出来ばえを測定観測し（図１６、工程F）、個々の半導体チップの電気特性バラツキを吸収するようにトリミング回路のヒューズ切断箇所を個々に決定し（図１６、工程G）、個々の半導体装置をトリミングする（図１６、工程H）半導体装置の電気特性バラツキを低減化する製造方法である。
特開２００２−８３９５８号公報（第８頁、図1）特開平０７−０８６５２１号公報（第５頁、図1）はじめての半導体プロセス（大39頁、図2.12）

しかしながら、この従来の製造方法では、以下のような課題を有していた。
図１５の従来技術であるフィードバック式製造方法では、はじめに新たな製造工程の初期条件を現行製造工程（既存技術）から類推、引用等の方法で設定し、次に前記初期製造条件で全工程による試作またはシミュレーションを行い、次に出来栄えを測定または観測し、次にあらかじめ準備された判定基準に則り初期製造条件を見直し、次回製造条件を決定するので、出来栄えを測定する工程F及び製造条件を決定する工程Ｇを現在製造中の半導体装置に適用できない。製造済み半導体装置のウェハ検査結果を次回の製造条件改善にフィードバックし製造工程の改善は実現できるが、製造工程中の半導体装置の直接的なバラツキ低減化には寄与しないという課題を有していた。

図１６の従来技術であるトリミング式製造方法では、製造工程途中の半導体装置そのものを測定するで、出来栄えを測定する工程F及び製造条件を決定する工程Ｇを現在製造中の半導体装置に適用できる。しかしこの方法では、測定時（ほとんどの場合接触型の測定であるため）に半導体装置に及ぼす品質ダメージや、事前に半導体装置内に測定結果を反映させるトリミング回路を設けるため、この冗長回路によって半導体装置のチップ面積が増加することによる量産効率の低下があり、コストの上昇を招いていた。
本発明は、半導体装置のチップ面積を増大させることなしに、製造中の半導体装置のバラツキを低減させる製造方法を提供することを目的としている。

製品となる半導体装置を形成するウェハ（以後、本体ウェハと称す。）を製造する製造前工程Ｘ（以後、本体ウェハ製造工程と称する。）と、モニタ素子２００を形成するウェハ（以後、モニタウェハと称す。）を製造するモニタウェハ製造工程（図1、工程Z）からなる半導体製造方法であって、本体ウェハ製造工程Ｘとモニタウェハ製造工程Ｚが、半導体装置の出来栄えをモニタ素子２００にコピーするモニタリング工程（図1、工程C）を共有し、本体ウェハ製造工程Ｘは、モニタリング工程C後にバラツキ低減工程（図1、工程H）を含み、モニタ製造工程Ｚは、モニタリング工程C後にモニタ素子２００の特性を測定する出来栄え観測工程（図1、工程F）とそれに続く観測情報でバラツキ低減工程Hの製造条件を設定する条件設定工程（図1、工程G）を含む半導体製造方法とした。この半導体製造方法をここでは、フィードフォワード式製造方法と称する。

本発明の実施形態は後程詳細に説明するが、図１のように製造工程途中において半導体装置のバラツキ状態をモニタ素子２００（図4）にコピーして（図1、工程C）、製造中の半導体装置の出来栄えを観測し（図1、工程F）その観測情報から半導体装置の完成時の出来栄えを推定し（図１、工程G１）、その推定情報に応じて後続する製造工程に含まれるバラツキ低減工程の製造条件をアナログ的に設定し（図１、工程G２）設定された製造条件で電気特性バラツキを低減して製造中の半導体装置を製造する（図1、工程H）ので、製造中の半導体装置の電気特性バラツキを大幅に低減化させることができる。すなわち、本発明によれば、製品となる半導体装置への品質ダメージは無く、冗長回路も必要とせずに、半導体装置のバラツキを低減させることができる。

更に、半導体装置の出来栄えを増幅コピーするモニタ素子２００を、長い工程を経る本体ウェハと異なる短い工程を経るモニタウェハ上に形成し利用することにより、短時間で安価なモニタリングが可能となり、質及び量とも高い観測情報が得られるので、出来栄え測定工程Fの製造条件をより正確に設定できる。よって、本発明のフィードフォワード式製造方法は、半導体装置の電気特性バラツキを一層低減化させることができ、半導体装置を高品質、高歩留で製造できる半増体装置製造方法を実現することができる。

図１は、本発明による半導体装置の製造方法の製造工程フローの概念図である。本発明実施例の製造方法は、製品となる半導体装置を形成するウェハを製造する本体ウェハ製造工程Xと、モニタ素子２００を形成するウェハ（以後、モニタウェハを製造するモニタウェハ製造工程Zからなる。本体ウェハ製造工程Xとモニタウェハ製造工程Zは、モニタリング工程Cのみを共有する。モニタリング工程Cは、本体ウェハに形成される半導体装置の出来栄えをモニタウェハに形成されるモニタ素子２００にコピーする重要な工程である。

本体ウェハ製造工程Xには、基本的には製造工程フロー（図３）を利用することができる。図1に示すモニタリング工程Cは必要に応じて図３の製造工程フローの中から選定される。このモニタリング工程Cは、複数工程選定しても良い。ここで、仮に一般的な製造工程フロー（図３）の中からモニタリング工程Cと指定された工程、例えばゲート酸化膜工程N以前の工程を本体前処理工程Bと称し、モニタリング工程C以後の後続する製造工程を本体後処理工程Dと称する。本体後処理工程Dにはバラツキ低減工程Hが含まれる。バラツキ低減工程Hは、モニタリング工程Cに対応して必要ならば複数工程設定する。後続前処理工程D1と後続後処理工程D2は、必要に応じてバラツキ低減工程Hの前後に図３の製造工程フローの中から選定される。

本発明の実施例に適用した半導体装置の製造前工程Ｘを、工程順断面図（図５〜１３、図１９）を用いて詳細に説明する。本発明の実施例は、前記の工程順断面図に限定されるものではなく、一般的な半導体装置の製造前工程に適用できる。勿論、ＭＯＳ半導体装置に限定されるものではなく、バイポーラ半導体装置や化合物半導体等の製造方法に適用することもできる。

１．フィールド酸化膜
半導体基板例えば、Ｐ型半導体基板１０２表面付近に部分的に膜厚の異なる絶縁膜を熱酸化等により選択的に形成し300nm〜1000nm程度の酸化膜１０３と50nm〜100nm程度の酸化膜１０４を得る。ここではＰ型の半導体基板を用いたが、Ｎ型の半導体基板板も用いることができる。（図５）
２．Ｎウェル
Ｎウェル１１１は、本体ウェハ表面にイオン注入法により不純物、たとえばリンを3.0×10¹²/cm²程度の不純物量を注入し、ウェル不純物注入領域を形成する。これをウェル不純物注入工程という。次に、イオン注入法により本体ウェハに添加された不純物は、そのままでは電気的に不活性なので熱処理による活性化、及び注入時のダメージを回復させる。さらに、Ｎウェル１１１内にPMOSトランジスタを作りこむためには、ある程度深さを持ったＮウェル１１１としなければならず、一般的には、微細化されたトランジスタにおいては1〜3mm、高耐圧のトランジスタについては3〜8mm程度の深さとなる。この熱処理において必要な不純物の分布（プロファイル）を得るため、例えば電気炉により1100〜1200℃で数時間〜十数時間の条件で熱拡散をする。これをウェル熱拡散工程という。（図６）。ウェル熱拡散工程は複数枚（１５０枚程度）の大口径ウェハを同時に高温で長時間処理される。ここではＮウェル１１１を用いたが、Ｐウェルまたは両方のウェルを用いることができる。

３．LOCOS
Ｐ型半導体基板１０２表面付近に選択的にＰ型チャネルストッパー１４２形成用のB、BF₂等を選択的に半導体基板表面にイオン注入した後、LOCOS法等により選択的に素子分離用絶縁膜１３０、Ｐ型チャネルストッパー１４２を形成する（図７）。ここでLOCOS法を用いて素子分離用酸化膜を形成する場合、熱酸化工程は複数枚（１５０枚程度）の大口径ウェハを同時に高酸化レートで、高温で長時間処理される。

４．チャネルドープ
将来MOSトランジスタが形成される素子形成用能動領域１３２に選択的に閾値電圧制御用のPhos、As、B、BF₂等を半導体基板表面にイオン注入し不純物注入領域２０１が形成される。不純物注入領域２０１が形成される領域はMOSトランジスタの導電型、閾値電圧、等必要に応じて複数領域別々に形成される場合があり、半導体装置の仕様によりイオン注入量等の許容範囲が著しく狭い場合もある（図８）。本チャネルドープ工程Mは、次のゲート酸化膜工程Nの後に行っても、同様な半導体装置が得られる。

５．ゲート酸化
素子形成用能動領域１３２の半導体基板表面付近の酸化膜を除去し、熱酸化等によりゲート酸化膜１６１を形成する（図９）。ここでゲート酸化膜１６１の膜厚は半導体装置の仕様により様々であるが、MOSトランジスタの閾値電圧を決定する重要なプロセスパラメータである。さらにこの後（ゲート酸化膜１６１形成後）図８で説明した将来MOSトランジスタが形成される素子形成用能動領域１３２に選択的に閾値電圧制御用のPhos、B、BF₂等を半導体基板表面にイオン注入し不純物注入領域２０１を形成する場合もある。

６．ポリシリコン
ゲート酸化膜１６１上にCVD技術、フォトリソグラフィ技術、エッチング技術を用いて選択的にポリシリコンゲート１７０が形成される（図１０）。ここでポリシリコンゲート１７０の加工幅は半導体装置の仕様により様々であるが、MOSトランジスタの駆動能力を決定する重要なプロセスパラメータである。また、ここでは図示していないが、この後、酸化膜を形成した後、抵抗用の第２層のポリシリコン層を形成する場合がある。

７．ソース/ドレイン形成
Ｐ型半導体基板１０２表面にCVD法または熱酸化法により酸化膜１６４を形成した後、素子形成用能動領域１３２の所望の領域にポリシリコンゲート１７０と酸化膜１６４に対してセルフアライメント的にソース、ドレイン形成用のPhos、As、B、BF₂等を半導体基板表面にイオン注入しＮ型ソース領域１８１、Ｎ型ドレイン領域１９１、Ｐ型ソース領域１８２、Ｐ型ドレイン領域１９２が形成される。（図１１）。ここで、それぞれのソース、ドレインはＬＤＤ（Lightly Doped Drain）と呼ばれる低濃度の不純物領域を有する構造やDDD（Double Diffused Drain）と呼ばれる900℃〜1100℃程度、窒素または希釈酸素雰囲気で拡散する事により形成された低濃度の不純物領域を有する構造を用いる場合がある。これに本ソース/ドレイン形成工程Pでソース/ドレインを形成する前に、イオン注入された不純物を900℃〜1100℃程度、窒素または希釈酸素雰囲気で熱拡散する事により形成された低濃度不純物領域１３４を有する構造を用いる場合がある（図１９）。この工程を、以後DDD工程と称す。

８．層関絶縁膜
Ｐ型半導体基板１０２表面にCVD法等により酸化膜を堆積し、800〜900℃程度の希釈酸素雰囲気でアニールし、層間絶縁膜１６３を形成する（図１２）。

９．コンタクト、金属配線、保護膜
層間絶縁膜１６３の所望の領域にフォトリソグラフィ技術、エッチング技術を用いて選択的にコンタクトホール２５０を形成し、ウェットエッチングまたはリフロー等でコンタクトホールの形状を滑らかに成形する。スパッタ技術、フォトリソグラフィ技術、エッチング技術等を用いて選択的に金属配線２６０を形成し、CVD法等により保護膜２７０を堆積し、所望の領域（外部接続端子領域等）を選択的に窓明けする。ここでは単層の金属配線２６０を形成する場合について記述したが、この金属配線は層間絶縁膜を介して複数の積層構造が形成される場合もある。また、金属配線はバリア金属を下層に、反射防止膜を上層に有する構造の場合もある。さらに、プロセスダメージ回復用の350℃〜450℃、水素雰囲気でのアニール工程が含まれる場合もある（図１３）。

本発明の特徴であるモニタウェハ製造工程Zは、モニタウェハを前処理し（図１、工程A）、本体ウェハと同時処理により本体ウェハの特性をコピーし(図１、工程C)、モニタ素子２００を後処理し（図１、工程E）、モニタ素子２００の特性を測定し（図１、工程F）、バラツキ低減工程Hの製造条件を決定(図１、工程G)する工程からなる。ここで、本体ウェハの製造途中の出来栄えをモニタウェハへコピーするモニタリング工程Ｃは、本体ウェハとモニタウェハを同一の装置内で同時に処理する。本実施例では、モニタリング工程Ｃで半導体装置の製造途中の出来栄えをコピーするモニタ素子２００として、図４に示すMOSダイオードを利用する。以下、モニタウェハ製造工程Ｚを中心に、本発明フィードフォワード製造方法の実施例について詳細に説明する。

１．モニタ前処理工程
モニタウェハは本体ウェハのＰ型半導体基板１０２と同一の濃度のＰ型半導体基板１０２とする。モニタウェハのモニタリング工程C以前の製造工程は、本体ウェハのモニタリング工程C以前の製造工程より簡略化された製造工程であることが好ましい。具体的には、前記モニタウェハに本体ウェハのＮウェル工程Kと同条件でＮウェル形成（低不純物濃度領域形成）に必要なN型不純物注入を行う。本実施例のモニタ前処理工程Aは、本体前処理工程Bに比べてフィールド酸化工程Jが省略され、簡便で短期間なものがコスト的にも好ましい。
（図１、工程Ａ）
２．モニタリング工程
このモニタリング工程Cは、製造による本体ウェハの出来栄えをモニタウェハにコピーする重要な工程である。すなわち、半導体製造装置完成時の出来栄えを左右する前記寄与大パラメータを予測できる工程影響（モニタ状況）をモニタウェハに正確にコピーする工程である。本実施例では、モニタリング工程Ｃとして、製造バラツキの大きいＮウェル形成工程Ｋに含まれるウェル熱拡散工程とする。ウェル熱拡散工程は複数枚（１５０枚程度、）の大口径ウェハを並べて同時に１１００℃〜１２００℃程度の高温で長時間処理するため、ウェハ間、ウェハ内で熱履歴に差が生じ、大きな製造バラツキを発生させる可能性が高い工程である。製造バラツキはウェルの拡散深さとして現れ、不純物濃度プロファイルのバラツキが生じ、製造前工程Ｘ終了時に、MOSトランジスタの閾値電圧Vtのバラツキとして顕在化する。モニタウェハを、本体前工程処理Ｂを経た本体ウェハと同時に処理する。同時に処理というのは、前記工程影響をより正確にコピーするためと言うことで、本体ウェハとモニタウェハの処理条件が同一であれば、本体ウェハとモニタウェハの同時処理は本発明の必要条件ではない。これはコピー精度の問題で、前記工程影響をより正確にコピーするためには、同時処理が好ましい。同様に、モニタウェハは、バラツキ許容範囲とゲート酸化工程のバラツキ範囲との相関関係で、挿入位置や挿入枚数が決定される（図１、工程C）。図２３に示すように、横型拡散炉であれば炉の中心付近と両端の３ヶ所程度モニタリング素子500を挿入すれば炉内のどの位置で処理した本体ウェハ400に異常があるか予測が可能となる。

一般に、本体ウェハは絶えず投入され流動されることを考えると、モニタウェハはモニタリング工程の手前まで処理したものを用意しておくことが好ましい。さらに、拡散炉の所定位置に入れた本体半導体装置とモニタ素子の特性（後で詳述）に相関がとれるように半導体装置とモニタ素子の番号等を記憶させておくコンピュータを用いたシステムを用意しておくことが望ましい。
３．モニタ後処理工程
モニタウェハはこの後電気的な測定ができるように図４に示すようにゲート電極としてゲート絶縁膜１６１上へポリシリコンゲート１７０を形成する。更に、測定時に計測器の測定針とモニタ素子２００の接触抵抗を下げるために、ポリシリコンゲート１７０上に金属配線２６０をつけても良い。

本体ウェハと同時に処理（図１、工程C）されたモニタウェハのモニタ状態を増幅して高感度で測定できるようにモニタ後処理工程（図１、工程E）では、前記ウェル熱拡散工程後、一般的に知られた方法を用いて半導体装置の製造工程に必要なＮウェルの熱拡散工程以外の後述する主要高温熱工程（例えばＤＤＤ工程）を加えることもできる。これは、本体ウェハの工程影響を正確に観測するためである。その後、本体ウェハのチャネルドープ工程Mに相当する例えば低濃度不純物領域１３４を形成するために、モニタウェハ表面へリンを9.0×10¹¹/cm²の濃度となるように注入不純物量Ａを注入する。その後、ゲート電極としてゲート絶縁膜１６１上へポリシリコンゲート１７０を形成する。更に、測定時に計測器の測定針とモニタ素子２００の接触抵抗を下げるために、ポリシリコンゲート１７０上に金属配線２６０をつけても良い。ここではゲート電極をポリシリコンゲート１７０で形成しているが、金属配線２６０、例えばアルミシリコンで形成する場合もある（図１、工程E）。

本体の半導体装置のゲート酸化膜工程Ｎ以降の前記主要高温熱工程の履歴は、次の６種類の工程が想定される。
（１）ポリシリコンゲート１７０（CVD法等で形成）、
（２）酸化膜１６４（CVD法または熱酸化法により形成）、
（３）低濃度の不純物領域（DDD構造を用いる場合の900℃〜1100℃程度、窒素または希釈酸素雰囲気で拡散）、
（４）層間絶縁膜１６３（CVD法等により酸化膜を堆積し、800℃〜900℃程度、希釈酸素雰囲気でアニール）、
（５）形状滑らかなコンタクトホール（リフローで成形する場合）、
（６）プロセスダメージ回復（350℃〜450℃、水素雰囲気でのアニール工程）。

前述した「本体の半導体装置のゲート酸化膜工程Ｎ以降の熱履歴を類似させる」とは、比較的高温が印可される工程の内、最も高温で長時間処理される（３）の工程での最高温度および処理時間の履歴を同一にさせることである。特に温度の高い複数の工程を選択する場合もある。これは、不純物拡散は主に温度による効果が大きいためである。

４．出来栄え測定工程
次に、モニタ素子２００の工程影響を観測（工程F）する。本実施例では、モニタウェハのモニタ素子２００のＣＶ特性から不純物注入領域２０１の不純物濃度プロファイルのバラツキを求め、閾値電圧Vtまたはフラットバンド電圧Vfなどの観測情報を得る。この際本体ウェハ内分布も含めて測定すると良い。このとき測定する項目は、CV特性のほか、モニタ素子２００表面にある酸化膜の膜厚でもよいし、基板表面濃度を直接測定する方法でもよい。（図１、工程Ｆ）
５．特性推定工程
ＣＶ法によって測定されたモニタウェハの容量値より算出された閾値電圧Vtから、閾値電圧Vtを予測する。この際本体ウェハ内分布も含めて予測すると良い。たとえばＮウェル１１１内に形成されるPMOSトランジスタの狙いの閾値電圧Vtを-0.8Vとする。このモニタウェハのＣＶ測定の結果から算出したPMOSトランジスタの閾値電圧Vtを-0.75Ｖとする。このとき、前記観測情報から各ウェハに多数搭載されている半導体装置のゲート酸化膜厚toxと不純物濃度プロファイルを推定し、あらかじめ明らかにされているモニタウェハの閾値電圧Vtと本体ウェハに形成されるトランジスタの閾値電圧Vtとの相関関係（図２０ａ）から本体ウェハの閾値電圧Vtを推定する推定情報を作成する。（図１、工程Ｇ１）
６．条件決定工程
本実施例では、バラツキ低減工程Hとして本体後処理工程Dのチャネルドープ工程Mを選定する。前推定情報に応じて前記閾値電圧Vtのバラツキを十分に低減できるように、チャネルドープ工程Mのイオン注入条件をアナログ的に決定する。本実施例１では、PMOSトランジスタの閾値電圧Vtを-0.8Vを実現するように、P型半導体基板１０２上の不純物注入領域２０１に注入する不純物量を計算し、モニタウェハよりも１０％高い濃度の不純物を不純物注入領域２０１に注入する不純物濃度（図２０ｂ）と決定する。

この際本体ウェハ内分布も含めて決定すると良く、さらに精度の高いPMOSの閾値を得る場合について詳述する。熱拡散工程時にP型半導体基板102にもっとも隣接したモニタウェハの面内分布を測定し、P型半導体基板102の面内分布を予測する方法である。モニタウェハの挿入枚数を増やすことで、より精度の高い閾値の予測が可能になる。予測した閾値より、半導体装置製造用ウェハ内の領域ごとにP型半導体基板102の不純物注入領域201に注入する不純物の条件を設定することで所望のPMOSの閾値を得ることができる。

具体的に半導体装置製造用ウェハの領域ごとの不純物量決定方法を図に示す。モニタウェハの面内分布を得るために、例えば図２２のようにモニタウェハ面内を破線のように領域を分割する。破線で分割された領域ごとのCV測定より得られた電気特性の平均値を算出し、ウェハ面内の分布を表す。このモニタウェハの面内分布より、図２０(a)および(b)を用いて半導体装置製造用ウェハの面内分布を予測し、領域ごとの不純物注入量を設定する。この設定した値をイオン注入マップに反映させる。

ここでは、熱処理による分布が主要因なので、ウェハの外周部と中央部で閾値に分布が生じることが想定される。この場合のイオン注入条件はウェハを回転させ、外周領域と中央領域で注入時間を微調整する方法が有効となる。注入時間の調整はイオン注入装置の注入マップの設定で可能となる。また、外周、中央領域の大きさは、イオンビームのフォーカスを微調整することで設定可能である。

例えば、P型半導体基板102上Ｎウェル111内P型MOSFETの狙いの閾値を-0.8Vとする。そのとき、リンを9.0×1011/cm2の濃度で注入したモニタウェハの電気特性から算出したP型半導体基板102上Ｎウェル111内P型MOSFETの半導体装置製造用ウェハの中心領域での閾値が-0.8V、外周領域の閾値が-0.78Vとする。この結果より、外周領域へのP型半導体基板102上のチャネル形成領域150に注入する不純物量をモニタウェハよりも外周領域のみ数％高い濃度の不純物を注入するため、外周領域へのイオン注入時間を長く設定する。半導体装置製造用ウェハ内の領域ごとに不純物量を設定することで、ウェハ内でも均一に所望の閾値を得ることができる。

前記推定情報やモニタウェハの設置場所および枚数に応じて、ウェハ１枚毎または複数ウェハ毎にチャネルドープ工程Mのイオン注入条件、例えば不純物注入時間を図２０(ｃ)により決定する。（図１、工程Ｇ２）
７．バラツキ低減工程
本実施例１では、チャネルドープ工程Mをバラツキ低減工程Ｈとした。モニタリング工程Ｃを経た本体ウェハは、条件決定工程Ｇ２で決定したイオン注入条件で、ウェハ１枚毎または複数ウェハ毎に本体ウェハのチャネルドープ処理が実施される。この際本体ウェハ内分布も含めてチャネルドープ処理が実施すると更に本体ウェハの閾値電圧バラツキ低減効果が高まるが、これは、製造する半導体装置のコストを考慮して決定する。と良い（図１、工程Ｈ）。また、本実施例では、チャネルドープ工程Mをバラツキ低減工程Ｈとしたが、本体ウェハ製造工程に応じて、ゲート酸化膜工程Ｎやソース/ドレイン形成工程Ｐをバラツキ低減工程Ｈとすることもできる。

８．後続後処理工程
バラツキ低減工程Ｈを経た本体ウェハは、ウェハ検査工程Ｕを含む後続後処理工程を経て製造前工程Ｘは終了する。

本実施例２では、ソース/ドレイン形成工程Pに含まれるDDD工程をバラツキ低減工程Ｈとした。モニタ前処理工程およびモニタリング工程は実施例１と同じである。モニタ素子２００の測定から予想した半導体装置の閾値電圧Vtより、バラツキ低減工程Hの製造条件を決定する。ソースおよびドレインの低濃度拡散領域１３４を形成するDDD工程は、処理温度が1000〜1100℃程度とウェル熱拡散工程に比べて低いため、処理温度バラツキは小さくかつ処理温度制御が容易である。このため半導体装置の閾値電圧を制御するためのバラツキ低減工程HとしてDDD工程を選択し、調整すべき製造条件としてDDD工程の処理温度を選択することは、本発明を実現するのに適している。また、DDD工程では調整すべき製造条件として処理時間を選択しても良い。DDD工程はソースおよびドレインの低濃度領域の拡散を行うだけでなくチャネル領域の濃度プロファイルを変化させる効果もあり、処理温度もしくは処理時間を調整することにより、チャネル領域の所望の濃度プロファイルを得る事ができるのである。

本実施例ではDDDの拡散工程をバラツキ低減工程Hとしたが、実施例１に示した他の主要高温熱工程を用いても同様の効果を得ることができるのは言うまでも無い。

本実施例３では、ゲート酸化膜形成工程Nをバラツキ低減工程Ｈとした。ゲート酸化膜形成工程Nにおけるゲート酸化膜厚toxによる半導体装置の閾値電圧Vtの調整方法の具体的な実施例を図２５に示す。本発明の製造方法を適用する前に、使用する酸化炉チュープ内位置によるゲート酸化膜厚toxの傾向を把握することが必要となる（図２４）。図４に示したような構造のモニタ素子２００を使用し、モニタ素子２００の電気的特性からゲート酸化膜厚toxを算出することでより正確な酸化炉チュープ内のゲート酸化膜厚toxの分布を知ることができる。また、半導体装置のゲート酸化膜との相関関係図を調査する必要がある。ゲート酸化膜厚toxと閾値電圧Vtの相関関係図は閾値電圧Vtの理論式より算出することが可能であるが、より精度を上げるためには実際に半導体装置のゲート酸化膜厚toxを変化させたときの閾値電圧Vtを測定し、相関関係を導くことが望ましい。図２５に示すようにウェル拡散工程における閾値電圧Vtのバラツキがモニタ素子２００からの予測値により1)、2)、3)に示すように生じたとする。2)の場合におけるゲート酸化膜厚toxと閾値電圧Vtの相関関係が理想状態の特性とし、そのときの所望の閾値電圧Vtを得るゲート酸化膜厚toxを膜圧Bとする。ゲート酸化膜形成工程の製造条件は、図２６の(b)領域のゲート酸化膜厚toxが膜圧Bとなるように設定する。酸化炉内位置で表すと図２６に示すように[1],[5]の位置となる。予測された閾値電圧Vtが1)の場合、理想状態の2)よりも閾値電圧Vtが高い為、所望の閾値電圧Vtを得る為にゲート酸化膜を膜圧Bよりも薄く形成する必要がある。よって、図２５に示すように膜圧Aと設定する。ゲート酸化膜厚toxを膜圧Ｂよりも薄くするため、ゲート酸化膜厚toxは図２６に示す(c)領域となり、酸化炉の炉内位置は[2],[3],[4]で処理を行う。予測された閾値電圧Vtが3)の場合、理想状態の2)よりも閾値電圧Vtが低い為、所望の閾値電圧Vtを得る為にゲート酸化膜厚toxを膜厚Bよりも厚く形成する必要がある。よって、図２５に示すように膜厚Ｃと設定する。ゲート酸化膜厚toxを膜圧Ｂよりも厚くするため、ゲート酸化膜厚toxは図２６の(a)領域となり、酸化炉の炉内位置は[6]で処理を行う。

本実施例では炉内位置を６領域に分割した例を示したが、分割する領域を増やすことにより、本調整方法の精度を上げることができる。本実施例では、横型酸化炉を例に挙げているが、縦型酸化炉などの形状が異なる装置においても上記の方法を適用することでバラツキを低減させることが可能である。

以上の説明で明らかな様に、モニタリング工程Ｃは本体ウェハの出来栄えをモニタウェハへ正確にコピーする工程であるが、ウェハ前処理工程Ａおよびモニタ後処理工程Ｅは、コピーした出来栄えのバラツキを増幅して観測できるようにモニタ素子２００を形成する工程でなければならない。

上記実施例ではモニタウェハに用いる基板の濃度は本体ウェハの基板の濃度と同一としたが、観測する特性によっては、基板の濃度を10％から50％程度低くしたほうがモニタリングの感度が上がる特性もある。また、特性によっては基板濃度が高いほうが鋭敏に捕らえることができる特性もあるので、注目する特性に合わせてもっとも良く特性を観測できる基板の濃度を選択する必要がある。

さらに、上記実施例では、バラツキの原因となる工程をNウェル工程Kに含まれるウェル熱拡散工程として説明したが、同様の考え方を用いて、本発明は、半導体装置の電気特性バラツキの原因になるLOCOS工程Ｌ、ポリシリコンゲート工程Ｏ、チャネルドープ工程Ｍ、前記DDD工程を含むソース/ドレイン形成工程Ｐ、各種エッチング工程をモニタリング工程Cに適用可能である。また、バラツキ低減工程Hも、実施例１ではチャネルドープ工程M、実施例２ではDDDの拡散工程、実施例３ではゲート酸化膜形成工程として説明したが、層間絶縁膜形成工程Qや保護膜形成工程T等をバラツキ低減工程Ｈとすることができる。モニタリング工程Cやバラツキ低減工程Hは、プロセスの特性を考慮して選定するのが良い。また、モニタリング工程Cやバラツキ低減工程Hを複数設定することができるが、これはコストを考慮して設定するのが良い。

更に、そしてモニタ素子２００の観測結果を定期的に観察すると、Nウェル工程Kにおける重要なパラメータ（炉内温度、炉内酸素濃度、処理時間等）に変動がないかどうか分かるため、製造装置の管理や酸化・拡散処理工程に用いている処理フローの管理を行うことができ、製造パラメータに変動が見られればパラメータの調整を行うこともできる。もちろん製造パラメータの調整を行う際にはモニタ素子２００の観測結果の変動量を見ればどの製造パラメータを調整すべきかが判明するし、パラメータの調整量も判明する。
また、製造工程でのダメージ発生工程とダメージ回復工程でも本発明は活用できる。

本発明は、一般の半導体装置の製造に適用することを目的としているので広い範囲で用いることができる。例えば、高電圧動作が要求されるMOSトランジスタと、低電圧低電流動作が要求されるMOSトランジスタを共に含む半導体装置、具体的にはリチウムイオン電池の充放電を制御する電源マネージメント用半導体装置の製造に適用することにより、高品質で低コストの半導体を実現する本発明の効果を十分に発揮することができるが、これに限るものでないことは言うまでもない。

本発明のフィードフォワード式製造方法の製造工程フロー概念図である。半導体装置の一般的なマクロ製造工程フローである。半導体装置製造方法の前工程の一般的な製造工程フローである本発明実施例で利用したモニタ素子２００の模式図である。本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。従来の半導体装置製造方法に電気特性バラツキを吸収する製造工程フローの概念図である。従来技術１の半導体装置製造方法に電気特性バラツキを吸収する製造工程フローである。従来技術２の半導体装置製造方法に電気特性バラツキを吸収する製造工程フローである。従来技術１のフィードバック式製造方法に利用される製造条件決定フロー図である。従来技術２のトリミング式製造方法に利用されるトリミング回路の模式回路図である。本発明実施例で利用した代表的なＤＤＤ工程の工程順断面図である。本発明実施例の不純物注入量決定に利用される技術グラフである。本発明実施例の不純物注入量決定のフローチャ−トである。本発明実施例で推定されたトランジスタの閾値電圧の本体ウェハ内分布の概念図である。本発明実施例で利用されたモニタリング工程において、Ｐ型半導体基板（本体ウェハ）とモニタ素子（モニタウェハ）が酸化炉チューブ内に設置された状態を表す模式図である。本発明実施例で利用されたモニタリング工程において、Ｐ型半導体基板（本体ウェハ）とモニタ素子（モニタウェハ）が酸化炉チューブ内に設置された状態を表す模式図である。本発明実施例によるウェル形成工程によるしきい値電圧のバラツキをゲート酸化膜形成工程において低減する方法を説明する概念図である。本発明実施例によるウェル形成工程によるしきい値電圧のバラツキをゲート酸化膜形成工程において低減する方法による酸化炉内へのウェハ設定方法を説明する図である。

符号の説明

１０２Ｐ型半導体基板
１０３酸化膜
１０４酸化膜
１１１Ｎウェル
１３０素子間分離用絶縁膜
１３２素子形成用能動領域
１３４低濃度不純物領域
１４２Ｐ型チャネルストッパー
１６１ゲート酸化膜
１６３層間絶縁膜
１６４酸化膜
１６５第２ゲート酸化膜
１７０ポリシリコンゲート
１８０ソース領域
１８１Ｎ型ソース領域
１８２Ｐ型ソース領域
１９０ドレイン領域
１９１Ｎ型ドレイン領域
１９２Ｐ型ドレイン領域
２００モニタ素子
２０１不純物注入領域
２１０トランジスタ
２２０、２２１抵抗
２３０、２３１ヒューズ
２４０、２４１内部回路
２５０コンタクトホール
２６０金属配線
２７０保護膜
３００、３０１、３０３、３０４外部入出力端子
５００酸化炉チュ−プ

Claims

半導体装置を形成する本体ウェハを製造する複数の工程を含む本体ウェハ製造工程からモニタリング工程として1工程を選定し、バラツキ低減工程として前記モニタリング工程に後続する本体後処理工程から1工程を選定し、モニタ素子を形成するモニタウェハを製造するモニタウェハ製造工程は、モニタ前処理工程と前記モニタリング工程とモニタ後処理工程とモニタ素子の特性を測定する出来栄え観測工程と、前記出来栄え観測工程で測定された工程影響から、前記バラツキ低減工程の製造条件を決定する条件設定工程を有し、前記条件設定工程で決定した製造条件で前記本体後処理工程を行う半導体製造方法において、前記モニタリング工程はウェル形成工程を構成するウェル熱拡散工程である半導体装置の製造方法。
前記モニタリング工程において、前記本体ウェハと前記モニタウェハの処理は同時に行われる請求項1記載の半導体装置の製造方法。
前記出来栄え観測工程がモニタ素子のＣＶ測定である請求項１ないし２記載の半導体装置の製造方法。
前記条件設定工程が、前記本体ウェハに形成されるトランジスタの閾値電圧を予測する特性推定工程と、本体後処理工程の製造条件を決定する条件決定工程とからなる請求項１ないし２記載の半導体装置の製造方法。
チャネル領域に不純物を注入する工程をバラツキ低減工程とする請求項１ないし２記載の半導体装置の製造方法。
ソースドレイン形成工程に含まれる不純物の拡散工程をバラツキ低減工程とする請求項１ないし請求項２記載の半導体装置の製造方法。
ゲート酸化膜形成工程をバラツキ低減工程とする請求項１ないし請求項２記載の半導体装置の製造方法。
前記モニタ前処理工程は前記モニタウェハ表面に第一導電型あるいは第二導電型の低不純物濃度領域を形成する工程を有する請求項１ないし２記載の半導体装置の製造方法。
前記モニタウェハの基板表面濃度を調整する低濃度不純物領域を形成する前記モニタ後処理工程を有する請求項１ないし請求項２記載の半導体装置の製造方法。
前記モニタ素子の観測結果からウェル熱拡散工程にてモニタ素子と同時処理した本体ウェハに含まれる半導体素子の出来栄えを予測する出来栄え推定工程を有する請求項１ないし２記載の半導体装置の製造方法。
前記モニタ素子の観測結果から本体ウェハに含まれる半導体装置の電気特性がばらつくことが予測される場合には、前記本体後処理工程の製造条件を変更する請求項１ないし２記載の半導体装置の製造方法。
前記出来栄え観測工程がモニタ素子のＣＶ測定を含み、前記出来栄え推定工程が本体ウェハのトランジスタの閾値電圧を推定する工程を有する請求項３記載の半導体装置の製造方法。
前記出来栄え観測工程がモニタ素子のＣＶ測定を含み、前記出来栄え推定工程が本体ウェハのトランジスタの閾値電圧の本体ウェハのウェハ内分布を推定する工程を有する請求項１２記載の半導体装置の製造方法。
前記モニタウェハの観測結果を反映して、前記バラツキ低減工程とした前記チャネルドープ工程の不純物注入量を決定する前記条件決定工程を有する請求項１ないし２記載の半導体装置の製造方法。
前記モニタウェハの観測結果を反映して、前記バラツキ低減工程とした前記チャネルドープ工程の不純物注入量を、本体ウェハのウェハ内分布を含めて決定する前記条件決定工程を有する請求項１４記載の半導体装置の製造方法。
金属配線上に保護膜を形成せず、計測器の測定針を前記金属配線に直に接触させデバイス特性を測定する工程を有する請求項１１記載の半導体装置の製造方法。
前記モニタ素子の観測結果を用いて前記ウェル熱拡散工程の製造装置の管理を行う請求項１ないし２記載の半導体装置の製造方法。